[發明專利]一種高效編解碼規則實現PLC高速差分背板總線的方法在審
| 申請號： | 202110702941.X | 申請日： | 2021-06-24 |
| 公開（公告）號： | CN113406923A | 公開（公告）日： | 2021-09-17 |
| 發明（設計）人： | 羅宏 | 申請（專利權）人： | 深圳市華茂歐特科技有限公司 |
| 主分類號： | G05B19/05 | 分類號： | G05B19/05 |
| 代理公司： | 暫無信息 | 代理人： | 暫無信息 |
| 地址： | 518000 廣東省深圳市寶安區西鄉街*** | 國省代碼： | 廣東;44 |
| 權利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關鍵詞： | 一種 高效 解碼 規則 實現 plc 高速 背板 總線 方法 | ||
1.一種高效編解碼規則實現PLC高速差分背板總線的方法，其特征在于，包含以下步驟：
步驟1、PLC背板總線采用LVDS差分數據線進行數據幀的傳輸；
步驟2、數據幀添加CRC32校驗碼；
步驟3、對數據幀中的數據進行8B/10B編碼之后再進行底層數據傳輸；
步驟4、PLC對接收到的數據幀進行CRC32校驗，只有在數據校驗通過的情況下，數據幀才會被接收，否則數據會被丟棄。
2.根據權利要求1所述的一種高效編解碼規則實現PLC高速差分背板總線的方法，其特征在于，所述數據幀由同步頭，K碼，業務數據和CRC32校驗碼構成。
3.根據權利要求2所述的一種高效編解碼規則實現PLC高速差分背板總線的方法，其特征在于，所述K碼用于標識數據幀的起始和結束。
4.根據權利要求1所述的一種高效編解碼規則實現PLC高速差分背板總線的方法，其特征在于，LVDS差分數據線為背板總線提供40M的傳輸速率。
5.根據權利要求1所述的一種高效編解碼規則實現PLC高速差分背板總線的方法，其特征在于，LVDS差分數據接收和發送，均由FPGA內部電路實現。
6.根據權利要求1所述的一種高效編解碼規則實現PLC高速差分背板總線的方法，其特征在于，步驟3能夠使在差分線上傳輸的電平不會出現連續超過5個時鐘周期的”1”或者”0”。
7.根據權利要求4所述的一種高效編解碼規則實現PLC高速差分背板總線的方法，其特征在于，所述LVDS差分數據線為背板總線提供40M的傳輸速率。
該專利技術資料僅供研究查看技術是否侵權等信息，商用須獲得專利權人授權。該專利全部權利屬于深圳市華茂歐特科技有限公司，未經深圳市華茂歐特科技有限公司許可，擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作，請聯系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/202110702941.X/1.html，轉載請聲明來源鉆瓜專利網。
- 上一篇：一種電力電纜加工用的護套真空抽氣裝置
- 下一篇：一種多功能灶具
