[發(fā)明專利]半導體裝置

在審

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• 申請日: 2021-06-23
• 公開（公告）號: CN113838855A
• 公開（公告）日: 2021-12-24
• 發(fā)明（設計）人: 高木世濟;李俊熙
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11556;H01L27/11548;H01L27/1157;H01L27/11573;H01L27/11582;H01L27/11575
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 李娜

1.一種半導體裝置，所述半導體裝置包括：

外圍電路區(qū)域，所述外圍電路區(qū)域包括第一襯底、設置在所述第一襯底上的電路器件以及電連接到所述電路器件的第一布線結構；

存儲單元區(qū)域，所述存儲單元區(qū)域包括：第二襯底，所述第二襯底設置在所述第一襯底上方并且具有第一區(qū)域和第二區(qū)域；柵電極，所述柵電極沿與所述第二襯底的上表面垂直的第一方向堆疊并且彼此間隔開，并且在與所述第一方向垂直的第二方向上延伸并在所述第二區(qū)域中形成階梯形狀；層間絕緣層，所述層間絕緣層與所述柵電極交替地堆疊；溝道結構，所述溝道結構在所述第一方向上延伸，穿過所述柵電極，并且包括溝道層；第一水平導電層，所述第一水平導電層在所述第一區(qū)域中設置在所述第二襯底上；絕緣區(qū)域，所述絕緣區(qū)域在所述第二區(qū)域中與所述第一水平導電層并排設置在所述第二襯底上；第二水平導電層，所述第二水平導電層設置在所述第一水平導電層和所述絕緣區(qū)域上；以及第二布線結構，所述第二布線結構電連接到所述柵電極和所述溝道結構；以及

第三布線結構，所述第三布線結構將所述第一襯底連接到所述第二襯底，并且包括上通路和下布線結構，所述上通路在所述第一方向上延伸并且穿過所述第二水平導電層、所述絕緣區(qū)域和所述第二襯底，所述下布線結構位于所述上通路下方并且連接到所述上通路，其中，所述下布線結構的結構對應于所述第一布線結構的結構。

2.根據權利要求1所述的半導體裝置，其中，所述第二水平導電層在所述第一區(qū)域和所述第二區(qū)域中具有基本上平坦的上表面。

3.根據權利要求1所述的半導體裝置，其中，所述絕緣區(qū)域包括：

第一水平犧牲層、第二水平犧牲層和第三水平犧牲層，所述第一水平犧牲層、所述第二水平犧牲層和所述第三水平犧牲層在所述第二區(qū)域的一部分中順序地堆疊在所述第二襯底上；以及

支撐絕緣層，所述支撐絕緣層在所述第二區(qū)域的另一部分中與所述第一水平犧牲層和所述第二水平犧牲層并排設置。

4.根據權利要求3所述的半導體裝置，其中，所述第三水平犧牲層延伸到所述支撐絕緣層上。

5.根據權利要求4所述的半導體裝置，其中，所述上通路穿過所述絕緣區(qū)域的所述第三水平犧牲層和所述支撐絕緣層。

6.根據權利要求1所述的半導體裝置，

其中，所述絕緣區(qū)域包括第一水平犧牲層、第二水平犧牲層和第三水平犧牲層，并且

其中，所述第一水平犧牲層、所述第二水平犧牲層和所述第三水平犧牲層在所述第二區(qū)域的第一部分中順序地堆疊在所述第二襯底上，并且所述第三水平犧牲層在所述第二區(qū)域的第二部分中設置在所述第二襯底上并與所述第二襯底接觸。

7.根據權利要求6所述的半導體裝置，其中，由于所述第一水平犧牲層和所述第二水平犧牲層與所述第二襯底之間的高度差，所述第二水平導電層具有臺階式上表面。

8.根據權利要求6所述的半導體裝置，其中，所述上通路在所述絕緣區(qū)域中穿過所述第三水平犧牲層。

9.根據權利要求1所述的半導體裝置，其中，所述上通路的上表面位于與所述第二水平導電層的最上面的上表面的水平高度基本上相同的水平高度處。

10.根據權利要求1所述的半導體裝置，其中，所述上通路包括：

阻擋層，所述阻擋層覆蓋通孔的內側表面和底表面；以及

通路導電層，所述通路導電層設置在所述阻擋層上并且填充所述通孔。

11.根據權利要求10所述的半導體裝置，其中，所述阻擋層與所述第二水平導電層的側表面和所述絕緣區(qū)域的側表面接觸。

12.根據權利要求1所述的半導體裝置，其中，所述上通路與所述第二水平導電層一體化并且從所述第二水平導電層延伸。