[發明專利]逐次逼近式模數轉換電路及其操作方法

在審

• 申請號: 202110695622.0
• 申請日: 2021-06-23
• 公開（公告）號: CN113839676A
• 公開（公告）日: 2021-12-24
• 發明（設計）人: 王暉寰;吳孟軒
• 申請（專利權）人: 円星科技股份有限公司
• 主分類號: H03M1/46
• 分類號: H03M1/46
• 代理公司: 北京天馳君泰律師事務所 11592
• 代理人: 孟銳

本申請公開了一種逐次逼近式模數轉換電路和操作逐次逼近式模數轉換電路的方法。所述逐次逼近式模數轉換電路包括比較器電路以及多個鎖存電路。所述比較器電路用以將模擬信號與多個參考電平作比較。所述多個鎖存電路耦接于所述比較器電路且彼此串接。所述多個鎖存電路分別響應多個觸發信號依序被觸發以存儲所述比較器電路之比較器輸出，并據以產生數字信號。所述多個鎖存電路中的第一鎖存電路與第二鎖存電路分別響應所述多個觸發信號中的第一觸發信號與第二觸發信號而被觸發。所述第一鎖存電路用以根據存儲于所述第一鎖存電路中的所述比較器輸出產生所述第二觸發信號。所述逐次逼近式模數轉換電路能夠提供更多的時間裕度給數模轉換器的穩定時間。

技術領域

本申請涉及信號轉換，尤其涉及一種包括利用彼此串接的多個鎖存電路以實現逐次逼近算法的逐次逼近式模數轉換電路，以及操作逐次逼近式模數轉換電路的方法。

背景技術

逐次逼近式模數轉換器(successive-approximationregister analog-to-digital converter，SAR ADC)因為具備了低功耗、簡單結構及小尺寸(form factor)的特點而廣受歡迎。逐次逼近式模數轉換器的基本操作原理是運用一連串的比較操作以實現二分查找算法(binary search algorithm)，從而決定轉換自模擬信號的數字信號的每一位。轉換所述模擬信號所需的位周期(bit cycle)的個數可根據逐次逼近式模數轉換器的的分辨率來決定。為了增加采樣率，目前提出了不同類型的逐次逼近式模數轉換器，諸如一次比較多位的逐次逼近式模數轉換器(multi-bit/step SAR ADC)、時間交錯式逐次逼近式模數轉換器(time-interleaved SAR ADC)、異步逐次逼近式模數轉換器(asynchronous SARADC)，以及采用非二分查找算法(non-binary search algorithm)的逐次逼近式模數轉換器。例如，異步逐次逼近式模數轉換器可提供內部產生的時鐘以增加采樣率。

發明內容

本申請的實施例公開了一種包括利用彼此串接的多個鎖存電路以實現逐次逼近算法的逐次逼近式模數轉換電路，以及操作逐次逼近式模數轉換電路的方法。

本申請的某些實施例公開了一種逐次逼近式模數轉換電路。所述逐次逼近式模數轉換電路包括比較器電路以及多個鎖存電路。所述比較器電路用以將模擬信號與多個參考電平作比較。所述多個鎖存電路耦接于所述比較器電路且彼此串接。所述多個鎖存電路分別響應多個觸發信號依序被觸發以存儲所述比較器電路的比較器輸出，并據以產生數字信號。所述多個鎖存電路中的第一鎖存電路與第二鎖存電路分別響應所述多個觸發信號中的第一觸發信號與第二觸發信號而被觸發。所述第一鎖存電路用以根據存儲于所述第一鎖存電路中的所述比較器輸出產生所述第二觸發信號。

本申請的某些實施例公開了一種逐次逼近式模數轉換電路。所述逐次逼近式模數轉換電路包括比較器電路、N個鎖存級以及(N-1)個延遲級。N是大于1的整數。所述比較器電路用以在N個比較周期中分別將模擬信號與多個參考電平作比較。所述N個鎖存級耦接于所述比較器電路，用以將所述N個比較周期中分別產生的所述比較器電路的比較器輸出存儲為N個數據信號，并據以產生數字信號。每一鎖存級用以輸出第一有效信號，其指示出存儲于所述鎖存級的所述數據信號是否有效。每一延遲級耦接于所述N個鎖存級中的連續兩個鎖存級，用以延遲從所述連續兩個鎖存級其中的一個所輸出的所述第一有效信號以產生觸發信號，并根據所述觸發信號觸發所述連續兩個鎖存級其中的另一個。

本申請的某些實施例公開了一種操作逐次逼近式模數轉換電路的方法。所述方法包括：利用所述逐次逼近式模數轉換電路的比較器電路，分別在多個連續比較周期中將模擬信號與多個參考電平作比較，其中所述多個比較周期包括第一比較周期與第二比較周期；啟用第一鎖存電路以存儲在所述第一比較周期中產生的所述比較器電路的比較器輸出，并據以產生觸發信號；根據所述觸發信號啟用第二鎖存電路，以存儲所述第二比較周期中產生的所述比較器輸出；以及根據所述第一鎖存電路所存儲的所述比較器輸出以及所述第二鎖存電路所存儲的所述比較器輸出產生數字信號的至少一部分。