[發(fā)明專利]一種利用封裝打線電阻實現(xiàn)過流保護的電路

有效

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• 申請日: 2021-06-21
• 公開（公告）號: CN113437725B
• 公開（公告）日: 2022-07-26
• 發(fā)明（設(shè)計）人: 丁敏;楊琨;歐陽金星
• 申請（專利權(quán)）人: 南京微盟電子有限公司
• 主分類號: H02H3/08
• 分類號: H02H3/08;H02H1/00
• 代理公司: 杭州山泰專利代理事務(wù)所(普通合伙) 33438
• 代理人: 周玲

1.一種利用封裝打線電阻實現(xiàn)過流保護的電路，包括電源VDD，偏置電流I_BIAS，負載電流I_LOAD，PMOS管M1、M2、M3、M4、POWER，NMOS管M5、M6，電阻R2，封裝打線電阻R3、R4，打線VOUTAPAD、VOUTP PAD，芯片管腳VOUT，其特征在于：電源VDD的正端接VIN，負端接GND，GND接大地；PMOS管M1、M2、M3、M4、POWER的源極均接VIN，M1的柵極和漏極短接，且與M2、M3的柵極一起接偏置電流I_BIAS的正端，I_BIAS負端接GND；NMOS管M5的柵極和漏極短接，NMOS管M6的柵極、M2的漏極與之相連，M6的漏極與M3的漏極相連，并且接PMOS管M4的柵極；M4的漏極接POWER的柵極PG，POWER的漏極和M5的漏極都接到VOUTP PAD，M6的漏極接電阻R2的一端，R2的另一端接VOUTA PAD；打線電阻R3的一端接VOUTA PAD，打線電阻R4的一端接VOUTP PAD，R4和R3的另一端接芯片輸出管腳VOUT，負載電流I_LOAD的正端接VOUT，負端接GND。

2.根據(jù)權(quán)利要求1所述的一種利用封裝打線電阻實現(xiàn)過流保護的電路，其特征在于：M1、M2、M3為電流鏡，寬長比相同，鏡像電流相等為I_BIAS。

3.根據(jù)權(quán)利要求1所述的一種利用封裝打線電阻實現(xiàn)過流保護的電路，其特征在于：M5和M6的柵極接在同一電位，且寬長比相同。

4.根據(jù)權(quán)利要求1所述的一種利用封裝打線電阻實現(xiàn)過流保護的電路，其特征在于：R3和R4分別為VOUTA PAD、VOUTP PAD至芯片管腳VOUT的打線電阻。

5.根據(jù)權(quán)利要求1所述的一種利用封裝打線電阻實現(xiàn)過流保護的電路，其特征在于：打線電阻R4的流過電流為M5和POWER電流之和。

6.根據(jù)權(quán)利要求1所述的一種利用封裝打線電阻實現(xiàn)過流保護的電路，其特征在于：POWER為功率管，用于驅(qū)動負載電流，其柵極為運算放大器輸出。

7.根據(jù)權(quán)利要求1所述的一種利用封裝打線電阻實現(xiàn)過流保護的電路，其特征在于：M4為過流保護控制管。