[發明專利]鰭式場效應晶體管的制造方法

在審

• 申請號: 202110685187.3
• 申請日: 2021-06-21
• 公開（公告）號: CN113506744A
• 公開（公告）日: 2021-10-15
• 發明（設計）人: 李勇
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/08
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種鰭式場效應晶體管的制造方法，包括：步驟一、在半導體襯底上形成鰭體。步驟二、形成由第一柵介質層和第一多晶硅柵疊加而成的第一柵極結構；步驟三、形成源區和漏區，包括：步驟31、在第一多晶硅柵和在柵極形成區域外的鰭體的側面分別形成第一和第二二側墻。步驟32、對鰭體進行第一次鰭體刻蝕自對準形成U型形貌的凹槽。步驟33、進行介質層刻蝕以使凹槽的第一和第二側面暴露的第二側墻的部分材料層去除。步驟34、對鰭體進行第二次鰭體刻蝕以使凹槽體積擴大并呈鉆石型；步驟35、在凹槽中填充外延層形成嵌入式外延層并進行源漏摻雜。本發明能擴大嵌入式外延層的體積同時能防止源漏外延和柵極橋接，從而能保持器件性能提升。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種鰭式場效應晶體管(FinField Effect Transistor，FinFET)的制造方法。

背景技術

隨著半導體制程技術的發展，柵極寬度不斷縮小，傳統平面CMOS器件已經不能滿足器件的需求，譬如對于短溝道效應的控制。對于20nm以下的技術節點，鰭式場效應晶體管結構具有更好的電學性能。

鰭式場效應晶體管的源區和漏區中還會引入嵌入式外延層，通過源區和漏區的嵌入式外延層改變溝道區的應力，從而能改善溝道區的載流子遷移率并從而提高器件的性能。在90nm技術節點開始，引入了嵌入式SiGe外延層來改善PMOS的性能；而在14nm技術節點開始，引入了嵌入式SiP外延層來改善NMOS的性能。為了更好的改變溝道區的應力，通常需要增加嵌入式外延層的體積，而嵌入式外延層的體積增加后有產生源區和漏區的嵌入式外延層即源漏外延層和柵極之間的橋接(bridge)風險，這樣會影響器件性能，容易使器件性能退化。

發明內容

本發明所要解決的技術問題是提供一種鰭式場效應晶體管的制造方法，能擴大嵌入式外延層的體積同時能防止源漏外延和柵極橋接，從而能保持器件性能提升。

為解決上述技術問題，本發明提供的鰭式場效應晶體管的制造方法包括如下步驟：

步驟一、在半導體襯底上形成鰭體，所述鰭體之間具有間隔區域，在所述間隔區域中填充有隔離介質層，所述隔離介質層的頂部表面低于所述鰭體的頂部表面。

步驟二、形成第一柵極結構，所述第一柵極結構由位于柵極形成區域的第一柵介質層和第一多晶硅柵疊加而成。

所述第一多晶硅柵的頂部表面形成有第一硬質掩膜層，所述柵極形成區域由所述第一硬質掩膜層定義。

步驟三、在所述第一柵極結構兩側的所述鰭體中形成源區和漏區，包括如下分步驟：

步驟31、在所述第一多晶硅柵的側面形成第一側墻以及同時在所述柵極形成區域外的所述鰭體的側面形成第二側墻。

步驟32、以所述第一硬質掩膜層、所述第一側墻和所述第二側墻為掩膜對所述鰭體進行第一次鰭體刻蝕以在所述第一多晶硅柵兩側自對準形成U型形貌的凹槽。

步驟33、進行介質層刻蝕以使所述凹槽的第一側面和第二側面暴露的所述第二側墻的部分材料層去除，從而擴大所述凹槽的體積。

所述凹槽的第三側面和所述第一側墻的側面自對準從而使得所述第一多晶硅柵底部的所述第一柵介質層不被消耗并從而防止所述第一多晶硅柵的底部暴露在所述凹槽中。

步驟34、以所述第一硬質掩膜層、所述第一側墻和所述第二側墻為掩膜對所述鰭體進行第二次鰭體刻蝕以使所述凹槽體積擴大并使所述凹槽的形貌為鉆石型；擴大后的所述凹槽會延伸到所述第一側面的底部且會通過所述第一柵介質層和所述第一多晶硅柵隔離。

步驟35、在所述凹槽中填充外延層形成嵌入式外延層，在所述嵌入式外延層中進行源漏摻雜形成所述源區和所述漏區。

進一步的改進是，所述半導體襯底包括硅襯底。