[發明專利]金屬柵的制造方法

在審

• 申請號: 202110684650.2
• 申請日: 2021-06-21
• 公開（公告）號: CN113506742A
• 公開（公告）日: 2021-10-15
• 發明（設計）人: 姚周;劉厥揚;胡展源
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種金屬柵的制造方法，包括：步驟一、提供形成有非晶硅偽柵的半導體襯底，在非晶硅偽柵底部形成有第一柵介質層，在非晶硅偽柵之間的間隔區中填充有第零層層間膜。步驟二、去除非晶硅偽柵，包括：步驟21、進行第一次干法刻蝕去除部分厚度的非晶硅偽柵。步驟22、進行DPN處理形成第零層層間膜表層。步驟23、進行第二次濕法刻蝕將剩余的非晶硅偽柵都去除。步驟三、進行第三次刻蝕以去除第一柵介質層，第零層層間膜表層減少第三次刻蝕對第零層層間膜的刻蝕速率并從而減少第零層層間膜的損耗。步驟四、形成第二柵介質層和金屬柵。本發明能去除柵介質層時減少第零層層間膜的損耗表面并提高平坦性，能提高后續金屬柵的填充和CMP的工藝窗口。

技術領域

本發明涉及半導體集成電路制造領域，特別涉及一種金屬柵(MG)的制作方法。

背景技術

隨著半導體工藝不斷發展，如當工藝節點縮小到25nm以下時，平面MOS晶體管會出現漏電較大的問題，通常會采用鰭式晶體管(FinFET)。FinFET中，在半導體襯底上形成有對半導體襯底進行圖形化形成的鰭體，柵極結構會覆蓋在鰭體的頂部表面和側面，溝道區的寬度會增加，器件的導電能力得到增加，電學性能更佳，所以FinFET技術具有增加晶體管密度和電氣性能增加的優點，FinFET已經成為流行和成熟的先進CMOS技術。

FinFET中的柵極結構通常會采用金屬柵，柵介質層則會采用氧化硅或者高介電常數層(HK)。由高介電常數層的柵介質層和金屬柵疊加形成的柵極結構也稱為HKMG。

FinFET中，金屬柵通常采用后柵(gate-last)工藝形成，后柵工藝中，需要采用非晶硅偽柵(Dummy Poly Silicon)，利用非晶硅偽柵定義出柵極結構的形成區域，之后自對準形成側墻和源漏區，再形成第零層層間膜(ILD)將非晶硅偽柵之間的間隔區域填充，之后進行平坦化使非晶硅偽柵表面露出，之后去除非晶硅偽柵(Dummy Poly Remove)并在非晶硅偽柵去除的區域形成柵極溝槽，之后再在柵極溝槽中形成HKMG。

柵介質層根據需要也會采用前柵介質層工藝或者后柵介質層工藝，其中，前柵介質層工藝中，柵介質層在非晶硅偽柵形成之前形成，在非晶硅偽柵形成之后去除；而后柵介質層工藝中，則在非晶硅偽柵形成之前采用偽柵介質層替代柵介質層，在非晶硅偽柵去除之后會去除偽柵介質層，之后依次形成柵介質層和金屬柵。

在FinFET中，由于柵極結構之間的間隔區域較窄，為了實現對間隔區域的良好填充，通常采用高深寬比(High Aspect Ratio Process，HARP)工藝形成第零層層間膜，HARP工藝是采用03和TEOS的熱化學反應來形成氧化層,沒有等離子體的輔助。HARP工藝形成的氧化層即HARP氧化層雖然具有良好的填洞能力，但是HARP氧化層的薄膜質量(filmquality)較差，也即第零層層間膜的質量會較差。

通常，在同一半導體襯底上會同時集成核心(Core)器件和輸入輸出(IO)器件，其中輸入輸出器件的工作電壓會高于核心器件的工作電壓，這也使得二者的柵極結構不同，其中輸入輸出器件的柵介質層的厚度會大于核心器件的柵介質層的厚度，故需要采用雙柵工藝環(dual gate process Loop)來形成核心器件和輸入輸出器件的柵極結構。

其中，輸入輸出器件的柵介質層通常采用通過原位水汽生成(In-situ StreamGeneration，ISSG)工藝形成的氧化層即ISSG氧化層。ISSG氧化層是在非晶硅偽柵形成之前形成，在去除非晶硅偽柵之后；需要將輸入輸出區即輸入輸出器件的形成區域保護，之后再將核心區即核心器件形成區域的ISSG氧化層去除。核心器件的ISSG氧化層去除之后，需要重新生長柵介質層，之后在核心區和輸入輸出區同時形成金屬柵。