[發明專利]一種基于分數階憶阻器陣列的加權求和電路及其使用方法

在審

• 申請號: 202110670536.4
• 申請日: 2021-06-17
• 公開（公告）號: CN113487011A
• 公開（公告）日: 2021-10-08
• 發明（設計）人: 甘朝暉;楊柳
• 申請（專利權）人: 武漢科技大學
• 主分類號: G06N3/04
• 分類號: G06N3/04;G06N3/063
• 代理公司: 武漢科皓知識產權代理事務所(特殊普通合伙) 42222
• 代理人: 張火春

本發明涉及一種基于分數階憶阻器陣列的加權求和電路及其使用方法。其技術方案是：第i行第j列端子A_ij與第i行第j列分數階憶阻器(102)的端子R_M2連接(1≤i≤M；1≤j≤N)，第i行第j列的階次控制信號U_ij加在第i行第j列端子A_ij與GND之間，以調整該分數階憶阻器(102)階次；第i行電壓輸入信號端子r_i與第i行的N個分數階憶阻器(102)的端子R_M0分別連接；第j列電壓輸入信號端子c_j與第j列的M個分數階憶阻器(102)的端子R_M1和第j個電流采樣電路(103)的輸入端I_j分別對應連接；第i行正電壓脈沖信號U_ri加在第i行端子r_i與GND間，第j列正電壓脈沖信號U_cj加在端子c_j與GND間，用于調整第i行第j列分數階憶阻器(102)的阻值。本發明運算時間短，效率高。

技術領域

本發明屬于分數階憶阻器陣列技術領域。具體涉及一種基于分數階憶阻器陣列的加權求和電路。

背景技術

2010年，SungHyun和Ting Chang等人(Jo S H,Chang T,Ebong I,etal.Nanoscale memristor device as synapse in neuromorphic systems.NanoLetters,2010,10(4):1297-1301)首次應用整數階憶阻器陣列實現了硬件神經網絡電路。該方法用整數階憶阻器的電導表示神經網絡的權重，當各行輸入電壓信號時，整數階憶阻器陣列中流過每個整數階憶阻器的電流為整數階憶阻器兩端的電壓與其電導的乘積，每一列上所有整數階憶阻器的電流之和為該列加權求和運算的結果。神經網絡權重的修改是用整數階憶阻器陣列中整數階憶阻器阻值調整的方法實現的，即逐個控制整數階憶阻器所在行、列兩端的輸入電壓脈沖信號的占空比，達到每個整數階憶阻器阻值調整的效果。雖然此方法能夠修改整數階憶阻器陣列中整數階憶阻器的阻值，但所有整數階憶阻器的阻值調整過程需要對各行、各列多次輸入電壓脈沖信號，耗時過長，從而導致加權求和電路的運算效率低。

Liu XY等人(Xiaoyang Liu,Zhigang Zeng,Donald C.Wunsch II.Memristor-basedLSTM networkwith in situtraining and its applications[J].NeuralNetworks,2020,131：300-311)基于Sung Hyun所提出的神經網絡設計方法，采用了閾值型整數階憶阻器模型，用硬件構建了長短期記憶人工神經網絡(LSTM)電路，并指出了SungHyun等人所提出的權重修改方法的不足，通過對整數階憶阻器陣列的多列、單行同時輸入不同占空比的電壓脈沖信號的方式，來調整單行多個整數階憶阻器的阻值。雖然該方法能同時調整多個整數階憶阻器的阻值，但需要較復雜的控制電路去實現，從而增加了控制電路的復雜度。另外，由于該方法使用的是整數階的憶阻器，使得整數階憶阻器陣列中整數階憶阻器阻值的調整較慢，因此，加權求和電路的運算效率較低。

Cai R Z等人(Ruizhe Cai,Ao Ren,Sucheta Soundarajan,Yanzhi Wang.A low-computation-complexity,energy-efficient,and high-performance linear programsolver based on primal dual interior point method using memristor crossbars[J].Nano Communication Networks,2018，18:62-71)將基于整數階憶阻器陣列的加權求和電路用于矩陣運算中，設計出了一種線性規劃求解器，減少了電流采樣電路中元器件的個數，但整個整數階憶阻器陣列中整數階憶阻器的阻值調整速度慢，計算效率低。