[發明專利]內存存儲裝置及其操作方法

在審

• 申請號: 202110669203.X
• 申請日: 2021-06-16
• 公開（公告）號: CN115482863A
• 公開（公告）日: 2022-12-16
• 發明（設計）人: 蔣汝安;張雅雯
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/26;G11C16/08
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 宋興;臧建明

1.一種內存存儲裝置，包括：

內存電路，用以存儲數據；以及

內存控制器，通過總線耦接至所述內存電路，其中所述內存控制器以所述總線的寬度為單位對所述內存電路進行初始設定。

2.根據權利要求1所述的內存存儲裝置，其中所述總線的寬度為N個位，所述內存電路包括多個內存晶胞，每N個內存晶胞分為群，且所述內存控制器一次對一群內存晶胞進行所述初始設定，其中N為大于1的整數。

3.根據權利要求2所述的內存存儲裝置，還包括：

譯碼器電路，耦接至所述內存電路，所述譯碼器電路包括多個譯碼器，其中每一群內存晶胞對應一個譯碼器，且所述多個譯碼器根據初始設定信號對所述內存電路進行所述初始設定。

4.根據權利要求3所述的內存存儲裝置，其中所述多個譯碼器根據所述初始設定信號輸出讀取控制信號或寫入控制信號以控制所述多個內存晶胞的數據讀取操作或數據寫入操作。

5.根據權利要求4所述的內存存儲裝置，其中各所述內存晶胞包括：

緩存器電路，用以存儲寫入所述內存晶胞的數據；

第一開關，耦接至所述緩存器電路，其中所述第一開關受控于所述寫入控制信號，以控制所述數據寫入所述內存晶胞；以及

第二開關，耦接至所述緩存器電路，其中所述第二開關受控于所述讀取控制信號，以控制所述數據從所述內存晶胞被讀出。

6.根據權利要求4所述的內存存儲裝置，其中各所述譯碼器包括第一與非門、第二與非門、第三與非門、第一非門、第二非門、以及第三非門，其中

所述第一與非門的第一輸入端、第二輸入端、第三輸入端分別接收第一控制信號、第二控制信號及第三控制信號，并且對所述第一控制信號、所述第二控制信號及所述第三控制信號進行反及運算，且將運算結果從所述第一與非門的輸出端輸出給所述第三與非門；

所述第三與非門的第一輸入端、第二輸入端分別接收所述第一與非門輸出的運算結果及所述初始設定信號，并且對所述第一與非門輸出的運算結果及所述初始設定信號進行反及運算，且將運算結果從所述第三與非門的輸出端輸出作為所述寫入控制信號，所述第三與非門亦將所述寫入控制信號從所述第三與非門的輸出端輸出給所述第三非門；以及

所述第三非門的輸入端接收所述寫入控制信號，并且對所述寫入控制信號進行反相運算，且從所述第三非門的輸出端輸出所述寫入控制信號的反相信號。

7.根據權利要求6所述的內存存儲裝置，其中

所述第二與非門的第一輸入端、第二輸入端、第三輸入端分別接收第四控制信號、所述第二控制信號及所述第三控制信號，并且對控制信號所述第四控制信號、所述第二控制信號及所述第三控制信號進行反及運算，且將運算結果從所述第二與非門的輸出端輸出給所述第一非門；

所述第一非門的輸入端接收所述第二與非門輸出的運算結果，并且對所述第二與非門輸出的運算結果進行反相運算，且將運算結果從所述第一非門的輸出端輸出作為所述讀取控制信號，所述第一非門亦將所述讀取控制信號從所述第一非門的輸出端輸出給所述第二非門；以及

所述第二非門的輸入端接收所述讀取控制信號，并且對所述讀取控制信號進行反相運算，且從所述第二非門的輸出端輸出所述讀取控制信號的反相信號。

8.根據權利要求1所述的內存存儲裝置，其中所述初始設定在一開機過程執行之前結束，且所述開機過程由上電復位信號及上電完成信號定義。

9.根據權利要求1所述的內存存儲裝置，其中所述初始設定是對所述內存電路寫入操作所需的參數，且所述操作所需的參數包括電壓設定及讀取時間。

10.一種內存存儲裝置的操作方法，其中所述內存存儲裝置包括內存電路，所述操作方法包括：

通過總線接收初始設定數據；以及

以所述總線的寬度為單位對所述內存電路進行初始設定。