[發明專利]一種由RRAM構成的可阻態區分且可重構的運算電路

有效

• 申請號: 202110648160.7
• 申請日: 2021-06-10
• 公開（公告）號: CN113437964B
• 公開（公告）日: 2022-09-16
• 發明（設計）人: 藺智挺;葉茂希;彭春雨;吳秀龍;盧文娟;趙強;陳軍寧
• 申請（專利權）人: 安徽大學
• 主分類號: H03K19/20
• 分類號: H03K19/20;G11C13/00
• 代理公司: 北京凱特來知識產權代理有限公司 11260
• 代理人: 鄭立明;陳亮

本發明公開了一種由RRAM構成的可阻態區分且可重構的運算電路，包括3個NMOS晶體管；2個PMOS晶體管；以及兩個電阻式隨機存儲器RRAM。2個NMOS晶體管和2個PMOS晶體管構成兩個傳輸門結構，1個NMOS晶體管控制外圍信號線是否作用到RRAM；RRAM0和RRAM1的頂部電極均連接到NMOS晶體管M2，RRAM0的底部電極連接到PMOS晶體管M0和NMOS晶體管M1，RRAM1的底部電極連接到NMOS晶體管M3和PMOS晶體管M4；根據所要實現的功能將需要計算的輸入邏輯值以阻態的形式寫入到所述運算電路的兩個RRAM中，再通過外圍電路得到輸出邏輯值。利用該運算電路能夠在區分RRAM阻態的情況下，正確完成各種運算功能。

技術領域

本發明涉及集成電路設計技術領域，尤其涉及一種由RRAM(電阻式隨機存儲器Resistive Random Access Memory，縮寫為RRAM)構成的可阻態區分且可重構的運算電路。

背景技術

隨著5G、大數據、人工智能和云計算等在多類型設備中的運用，對于設備的存取速度和能耗比要求越來越高，在傳統的馮諾伊曼架構中，運算單元和存儲單元是分離的，當運算單元需要使用數據時，需從存儲器中讀取。當前運算單元的運算力已經遠超存儲器的存取速度，所以造成實際用于運算的部分很少，大量的運行時間和功耗都浪費在數據的存取過程中。由于存內計算(Computing In Memory，縮寫為CIM)技術可有效打破傳統的馮諾依曼架構的瓶頸限制，從而引起了學術界和工業界的廣泛關注，存內計算技術將分離的存儲單元與運算單元整合為存算單元，大幅減少了不同單元間的數據移動，進而提升了單元運算速度和能耗比。

現有技術可以在RRAM存內計算領域進行基本的布爾邏輯運算，但缺點也不能忽視，例如RRAM的阻值變化、功能單一、運算功耗大以及外圍電路繁瑣等，因此需要一種能區分RRAM阻態且可重構單元結構的運算電路解決方案。

發明內容

本發明的目的是提供一種由RRAM構成的可阻態區分且可重構的運算電路，利用該運算電路能夠在區分RRAM阻態的情況下，正確完成各種運算功能，擴展了運算電路的應用范圍，并提高了計算可靠性。

本發明的目的是通過以下技術方案實現的：

一種由RRAM構成的可阻態區分且可重構的運算電路，所述運算電路包括3個NMOS晶體管，定義為M1、M2、M3；2個PMOS晶體管，定義為M0和M4；以及兩個電阻式隨機存儲器RRAM，定義為RRAM0和RRAM1，其中：

通過控制信號線SL0、SL1、SL2、WL0、WL1、WL2和WL3，使PMOS晶體管M0和NMOS晶體管M1形成傳輸門結構，以及NMOS晶體管M3和PMOS晶體管M4形成傳輸門結構；其中，所述傳輸門結構是由一個NMOS和一個PMOS互補而成，NMOS和PMOS的源極和漏極兩兩相連，然后引出輸入和輸出信號線，NMOS和PMOS的柵極由相反邏輯的信號線控制；

且5個晶體管M0、M1、M2、M3和M4的導通和關斷分別由信號線WL0、WL1、CTRL、WL2和WL3控制；

RRAM0和RRAM1的頂部電極均連接到NMOS晶體管M2，RRAM0的底部電極連接到PMOS晶體管M0和NMOS晶體管M1，RRAM1的底部電極連接到NMOS晶體管M3和PMOS晶體管M4；通過控制RRAM0和RRAM1的串并聯實現加大或減小對外的等效電阻，使得交疊區域得以分開，從而解決由于不同RRAM阻值的變化導致的阻態交叉；

基于所述運算電路的結構，根據所要實現的功能將需要計算的輸入邏輯值以阻態的形式寫入到所述運算電路的兩個RRAM中，再通過外圍電路得到輸出邏輯值，從而得到最終的運算結果；其中，所述阻態的形式包括：RRAM的高阻態HRS和低阻態LRS。

由上述本發明提供的技術方案可以看出，利用上述運算電路能夠在區分RRAM阻態的情況下，正確完成各種運算功能，擴展了運算電路的應用范圍，并提高了計算可靠性。

附圖說明