[發(fā)明專利]一種可重構(gòu)的限幅衰減一體化電路及其工作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202110617833.2
• 申請(qǐng)日: 2021-06-03
• 公開(kāi)（公告）號(hào): CN113300682B
• 公開(kāi)（公告）日: 2022-05-17
• 發(fā)明（設(shè)計(jì)）人: 王超杰;周麗;來(lái)晉明;王海龍
• 申請(qǐng)（專利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第二十九研究所
• 主分類號(hào): H03G11/00
• 分類號(hào): H03G11/00
• 代理公司: 成都九鼎天元知識(shí)產(chǎn)權(quán)代理有限公司 51214
• 代理人: 徐靜

1.一種可重構(gòu)的限幅衰減一體化電路，其特征在于，包括基片材料，以及集成在基片材料表面的PIN二極管一、PIN二極管二、PIN二極管三、場(chǎng)效應(yīng)管FET1、隔直電容一、隔直電容二、隔直電容三、隔直電容四、吸收電阻R1、吸收電阻R2、串聯(lián)電阻R3、限流電阻R4、扼流電感L1、扼流電感L2、扼流電感L3、扼流電感L4、輸入傳輸線、輸出傳輸線、匹配傳輸線、接地金屬孔一、接地金屬孔二、接地金屬孔三、接地金屬孔四和接地金屬孔五；

輸入傳輸線的輸出端依次經(jīng)隔直電容一、匹配傳輸線、串聯(lián)電阻R3、隔直電容二連接至輸出傳輸線的輸入端；

隔直電容一與匹配傳輸線之間的電性連接點(diǎn)經(jīng)PIN二極管一與接地金屬孔一連接；

匹配傳輸線與串聯(lián)電阻R3之間的電性連接點(diǎn)，一方面經(jīng)扼流電感L1連接至接地金屬孔五，另一方面依次經(jīng)PIN二極管二、吸收電阻R1、隔直電容四連接至接地金屬孔二；PIN二極管二與吸收電阻R1之間的電性連接點(diǎn)經(jīng)扼流電感L4連接至限流電阻R4的一端；

串聯(lián)電阻R3與隔直電容二之間的電性連接點(diǎn)，一方面經(jīng)扼流電感L2連接至接地金屬孔四，另一方面依次經(jīng)PIN二極管三、吸收電阻R2、隔直電容三連接至接地金屬孔三；PIN二極管三與吸收電阻R2之間的電性連接點(diǎn)經(jīng)扼流電感L3連接至限流電阻R4的一端；

限流電阻R4的另一端連接至控制電平二；場(chǎng)效應(yīng)管FET1的源極和漏極分別并聯(lián)在串聯(lián)電阻R3的兩端，場(chǎng)效應(yīng)管FET1的柵極連接至控制電平一。

2.根據(jù)權(quán)利要求1所述的可重構(gòu)的限幅衰減一體化電路，其特征在于，所述基片材料的上表面為表面電路層，下表面為接地金屬層；所述PIN二極管一、PIN二極管二、PIN二極管三、場(chǎng)效應(yīng)管FET1、隔直電容一、隔直電容二、隔直電容三、隔直電容四、吸收電阻R1、吸收電阻R2、串聯(lián)電阻R3、扼流電感L1、扼流電感L2、扼流電感L3、扼流電感L4、輸入傳輸線、輸出傳輸線和匹配傳輸線均集成在表面電路層上；所述接地金屬孔一、接地金屬孔二、接地金屬孔三、接地金屬孔四和接地金屬孔五為集成在基片材料中的金屬化通孔，用于將集成在表面電路層上的相應(yīng)器件與接地金屬層連接。

3.根據(jù)權(quán)利要求1所述的可重構(gòu)的限幅衰減一體化電路，其特征在于，所述基片材料選用半導(dǎo)體基片材料。

4.根據(jù)權(quán)利要求1所述的可重構(gòu)的限幅衰減一體化電路，其特征在于，所述輸入傳輸線、輸出傳輸線及匹配傳輸線特性阻抗按50歐姆特性阻抗設(shè)計(jì)；所述匹配傳輸線長(zhǎng)度為可重構(gòu)的限幅衰減一體化電路工作頻段中心頻率波長(zhǎng)的四分之一。

5.根據(jù)權(quán)利要求1所述的可重構(gòu)的限幅衰減一體化電路，其特征在于，所述隔直電容一、隔直電容二、隔直電容三和隔直電容四均為平板電容；

可重構(gòu)的限幅衰減一體化電路的工作頻段在2GHz以下時(shí)，所述隔直電容一、隔直電容二、隔直電容三和隔直電容四的容值選擇在100PF量級(jí)；

可重構(gòu)的限幅衰減一體化電路的工作頻段在2GHz以上時(shí)，所述隔直電容一、隔直電容二、隔直電容三和隔直電容四的容值選擇在10PF量級(jí)。

6.根據(jù)權(quán)利要求1所述的可重構(gòu)的限幅衰減一體化電路，其特征在于，所述吸收電阻R1、吸收電阻R2和串聯(lián)電阻R3均為薄膜電阻，并且所述吸收電阻R1、吸收電阻R2和串聯(lián)電阻R3阻值根據(jù)可重構(gòu)的限幅衰減一體化電路工作在衰減狀態(tài)時(shí)等效的π型衰減器的衰減分貝數(shù)決定；所述吸收電阻R1、吸收電阻R2和串聯(lián)電阻R3的承受功率均至少在0.5W量級(jí)。

7.根據(jù)權(quán)利要求1所述的可重構(gòu)的限幅衰減一體化電路，其特征在于，所述限流電阻R4為薄膜電阻，其通過(guò)電流能力大于50mA，其阻值R由PIN二極管二和PIN二極管三的正向?qū)妷汉驼驅(qū)娏鳑Q定，所述限流電阻R4的阻值R的計(jì)算公式為：

R＝(Vc-Vj)/(I2+I3)；

其中，Vc為控制電平二的高電平狀態(tài)時(shí)控制電壓，Vj為PIN二極管二和PIN二極管三的正向?qū)妷海琁2和I3分別為PIN二極管二和PIN二極管三的正向?qū)娏鳌?/p>