[發明專利]一種數字示波器及采樣時刻失配的校正方法

有效

• 申請號: 202110616417.0
• 申請日: 2021-06-03
• 公開（公告）號: CN113063978B
• 公開（公告）日: 2021-08-03
• 發明（設計）人: 張傳民;朱宇通;容嘉喜
• 申請（專利權）人: 深圳市鼎陽科技股份有限公司
• 主分類號: G01R13/02
• 分類號: G01R13/02;G01R35/00
• 代理公司: 深圳鼎合誠知識產權代理有限公司 44281
• 代理人: 郭燕

1.一種數字示波器，其特征在于，包括：

信號輸入端，用于獲取外部輸入的信號；

衰減網絡，連接于所述信號輸入端，用于對輸入衰減網絡的信號進行衰減處理；

阻抗變換網絡，連接于所述衰減網絡，用于對輸入阻抗變換網絡的信號進行調理和阻抗變換處理；

可調增益放大器，連接于所述阻抗變換網絡，用于對輸入可調增益放大器的信號進行放大；

時間交織模數轉換器，連接于所述可調增益放大器，所述時間交織模數轉換器包括參考通道和至少一個待校正通道，用于對輸入時間交織模數轉換器的信號進行采集量化并輸出碼字值；

FPGA處理器，連接于所述時間交織模數轉換器，用于對所述時間交織模數轉換器輸出的碼字值進行頻譜變換，獲得頻譜變換結果；

采樣時鐘發生電路，用于輸出初始采樣時鐘信號；

相位調整電路，連接于所述采樣時鐘發生電路和所述時間交織模數轉換器之間，用于儲存每個待校正通道相對于參考通道采樣時刻的多個預設采樣延遲值；還用于根據所述初始采樣時鐘信號和所述多個預設采樣延遲值分別對每個待校正通道輸出多個采樣時鐘信號；

中央處理器，連接于所述可調增益放大器和所述FPGA處理器之間，用于控制向所述時間交織模數轉換器輸入正弦波信號；所述中央處理器還控制所述采樣時鐘發生電路輸出初始采樣時鐘信號，并控制所述相位調整電路根據所述初始采樣時鐘信號和所述多個預設采樣延遲值分別對每個待校正通道輸出多個采樣時鐘信號，以使每個待校正通道根據多個采樣時鐘信號對所述正弦波信號進行采集量化并輸出碼字值，并傳輸至所述中央處理器或所述FPGA處理器進行頻譜變換，所述中央處理器或所述FPGA處理器輸出頻譜變換結果；所述中央處理器還根據各個待校正通道的每個采樣時鐘信號對應的預設采樣延遲值和頻譜變換結果，計算各個待校正通道的最優采樣延遲值；所述中央處理器還將所述各個待校正通道的最優采樣延遲值配置到所述相位調整電路中，以使所述相位調整電路根據各個待校正通道的最優采樣延遲值，對各個待校正通道進行采樣時刻失配校正。

2.如權利要求1所述的數字示波器，其特征在于，所述中央處理器根據各個待校正通道的每個采樣時鐘信號對應的預設采樣延遲值和頻譜變換結果，計算各個待校正通道的最優采樣延遲值，包括：

所述中央處理器根據各個頻譜變換結果，計算各個待校正通道的每個預設采樣延遲值對應的時間交織模數轉換器的有效位數；

所述中央處理器將所述各個待校正通道的各個預設采樣延遲值及其對應的時間交織模數轉換器的有效位數進行多項式擬合，獲得各個待校正通道的校正多項式；

所述中央處理器根據各個待校正通道的校正多項式，計算各個待校正通道的最優采樣延遲值。

3.如權利要求2所述的數字示波器，其特征在于，所述中央處理器根據各個待校正通道的校正多項式，計算各個待校正通道的最優采樣延遲值，包括：

所述中央處理器對所述各個待校正通道的校正多項式進行求導，獲得各個待校正通道的校正多項式對應的求導式；

所述中央處理器根據各個待校正通道的校正多項式對應的求導式，計算各個待校正通道的最優采樣延遲值。

4.如權利要求3所述的數字示波器，其特征在于，所述中央處理器根據各個待校正通道的校正多項式對應的求導式，計算各個待校正通道的最優采樣延遲值，包括：

所述中央處理器計算各個待校正通道的校正多項式對應的求導式為0時的實數根；

所述中央處理器將各個待校正通道的校正多項式對應的求導式為0時的實數根，代入各個待校正通道的校正多項式中進行計算，獲得與各個實數根對應的多個時間交織模數轉換器的有效位數值；

所述中央處理器將各個待校正通道的多個時間交織模數轉換器的有效位數值進行對比，選取最大的時間交織模數轉換器的有效位數值；

所述中央處理器獲取各個待校正通道的最大的時間交織模數轉換器的有效位數值對應的實數根，作為該待校正通道的最優采樣延遲值。