[發(fā)明專利]半導體結(jié)構(gòu)及其制造方法

在審

• 申請?zhí)枺?/td>: 202110598001.0
• 申請日: 2021-05-31
• 公開（公告）號: CN113380710A
• 公開（公告）日: 2021-09-10
• 發(fā)明（設(shè)計）人: 鐘政庭;程冠倫
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/8238;H01L27/088;H01L27/092
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

方法包括提供具有前側(cè)和背側(cè)的結(jié)構(gòu)，結(jié)構(gòu)包括襯底、位于襯底上方并且連接第一源極/漏極(S/D)部件和第二S/D部件的兩個或多個半導體溝道層以及接合半導體溝道層的柵極結(jié)構(gòu)，其中，襯底位于結(jié)構(gòu)的背側(cè)處，并且柵極結(jié)構(gòu)位于結(jié)構(gòu)的前側(cè)處；使第一S/D部件凹進，從而暴露半導體溝道層中的一個的終端；以及在第一S/D部件上沉積覆蓋半導體溝道層中的一個的暴露的終端的介電層。本申請的實施例還涉及半導體結(jié)構(gòu)及其制造方法。

技術(shù)領(lǐng)域

本申請的實施例涉及半導體結(jié)構(gòu)及其制造方法。

背景技術(shù)

半導體集成電路(IC)工業(yè)經(jīng)歷了指數(shù)級增長。IC材料和設(shè)計中的技術(shù)進步已經(jīng)產(chǎn)生了多代IC，其中每一代都具有比上一代更小且更復雜的電路。在IC發(fā)展的過程中，功能密度(即，每芯片面積的互連器件的數(shù)量)普遍增加，而幾何尺寸(即，可以使用制造工藝產(chǎn)生的最小組件(或線))已經(jīng)減小。這種按比例縮小的工藝通常通過提高生產(chǎn)效率和降低相關(guān)成本來提供益處。這種縮小也增加了處理和制造IC的復雜性。

例如，隨著IC技術(shù)向更小的技術(shù)節(jié)點發(fā)展，已經(jīng)引入了多柵極器件，以通過增加柵極-溝道耦接、減小截止狀態(tài)電流以及減少短溝道效應(yīng)(SCE)來改善柵極控制。多柵極器件通常是指具有設(shè)置在溝道區(qū)域的不止一側(cè)的柵極結(jié)構(gòu)或其部分的器件。全環(huán)柵(GAA)晶體管是多柵極器件的實例，這些器件已成為高性能和低泄漏應(yīng)用的流行和有前途的候選器件。GAA晶體管因其柵極結(jié)構(gòu)而得名，該柵極結(jié)構(gòu)可以在溝道區(qū)域周圍延伸，從而可以從四個側(cè)上對堆疊半導體溝道層提供訪問。與平面晶體管相比，這種配置提供了更好的溝道控制，并且極大地減少了SCE(特別地，通過減少亞閾值泄漏)。基于器件性能考慮，特別是晶體管的電流驅(qū)動能力，來選擇堆疊半導體溝道層的數(shù)量。

IC器件包括提供不同功能的晶體管，諸如輸入/輸出(I/O)功能和核心功能。這些不同功能要求晶體管具有不同的結(jié)構(gòu)。同時，具有類似工藝和類似工藝窗口以制造這些不同的晶體管以降低成本并且改善良率是有利的。雖然現(xiàn)有的GAA晶體管和工藝通常足以滿足其預期目的，但是它們不是在每個方面都完全令人滿意。例如，在IC芯片中，存在提供不同功能的不同區(qū)域，諸如用于高性能計算(HPC)單元或中央處理單元(CPU)的高功率區(qū)域(其需要具有強大電流驅(qū)動能力的GAA晶體管以實現(xiàn)高工作速度)以及用于I/O或片上系統(tǒng)(SoC)單元的低功耗區(qū)域(其需要具有較小電流驅(qū)動能力的GAA晶體管以實現(xiàn)低泄漏性能)。因此，在一個IC芯片中，不同區(qū)域中的GAA晶體管中的堆疊半導體溝道層的數(shù)量的需求可能不同。因此，在IC發(fā)展的過程中，如何在一個芯片上實現(xiàn)變化數(shù)量的適應(yīng)不同的應(yīng)用的堆疊半導體溝道層是半導體工業(yè)面臨的挑戰(zhàn)。本發(fā)明旨在解決以上問題和其它相關(guān)問題。

發(fā)明內(nèi)容

本申請的一些實施例提供了一種制造半導體結(jié)構(gòu)的方法，包括：提供具有前側(cè)和背側(cè)的結(jié)構(gòu)，所述結(jié)構(gòu)包括襯底、位于所述襯底上方并且連接第一源極/漏極(S/D)部件和第二源極/漏極部件的兩個或多個半導體溝道層以及接合所述半導體溝道層的柵極結(jié)構(gòu)，其中，所述襯底位于所述結(jié)構(gòu)的背側(cè)處，并且所述柵極結(jié)構(gòu)位于所述結(jié)構(gòu)的前側(cè)處；使所述第一源極/漏極部件凹進，從而暴露所述半導體溝道層中的一個的終端；以及在所述第一源極/漏極部件上沉積覆蓋所述半導體溝道層中的一個半導體溝道層的暴露的終端的介電層。

本申請的另一些實施例提供了一種制造半導體結(jié)構(gòu)的方法，包括：提供具有前側(cè)和背側(cè)的結(jié)構(gòu)，所述結(jié)構(gòu)包括襯底、位于襯底上方的半導體鰭、位于所述半導體鰭上方的第一源極/漏極(S/D)部件和第二源極/漏極部件、位于所述半導體鰭上方并且連接所述第一源極/漏極部件和所述第二源極/漏極部件的的兩個或多個半導體溝道層以及接合所述半導體溝道層的柵極結(jié)構(gòu)，其中，所述襯底位于所述結(jié)構(gòu)的背側(cè)處，并且所述柵極結(jié)構(gòu)位于所述結(jié)構(gòu)的前側(cè)處；從所述結(jié)構(gòu)的背側(cè)減薄所述結(jié)構(gòu)，直至暴露所述半導體鰭；從所述結(jié)構(gòu)的背側(cè)蝕刻所述半導體鰭，以形成暴露所述第一源極/漏極部件的第一溝槽；通過所述第一溝槽使所述第一源極/漏極部件凹進，從而使得最底部半導體溝道層的終端在所述第一溝槽中暴露；以及在所述第一溝槽中沉積介電層，其中，所述介電層覆蓋所述最底部半導體溝道層的終端。