[發明專利]一種高速ADC同步采集系統及方法

在審

• 申請號: 202110596255.9
• 申請日: 2021-05-30
• 公開（公告）號: CN113325921A
• 公開（公告）日: 2021-08-31
• 發明（設計）人: 曲曉;單立超
• 申請（專利權）人: 北京坤馳科技有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;H03M1/12
• 代理公司: 成都魚爪智云知識產權代理有限公司 51308
• 代理人: 梁悅敏

1.一種高速ADC同步采集系統，其特征在于，包括時鐘同步子系統和至少一個AD采集子系統，所述時鐘同步子系統與所述AD采集子系統相連，其中，

時鐘同步子系統，用于生成參考時鐘信號、觸發信號和SYNC信號，并發送給所述AD采集子系統；

AD采集子系統，用于根據所述參考時鐘信號、觸發信號和SYNC信號進行采樣，得到采樣數據。

2.根據權利要求1所述的高速ADC同步采集系統，其特征在于，所述時鐘同步子系統包括有時鐘分發模塊、第一驅動模塊和第二驅動模塊；

所述時鐘分發模塊，用于生成參考時鐘信號；

所述第一驅動模塊，用于生成SYNC信號；

所述第二驅動模塊，用于生成觸發信號。

3.根據權利要求1所述的高速ADC同步采集系統，其特征在于，所述AD采集子系統包括FMCADC模塊和FPGA模塊，所述FMCADC模塊與FPGA模塊相連；

所述FMCADC模塊，用于根據所述參考時鐘信號、觸發信號和SYNC信號進行采樣，并生成采樣數據發送給FPGA模塊；

所述FPGA模塊，用于對所述采樣數據進行處理。

4.根據權利要求3所述的高速ADC同步采集系統，其特征在于，所述FMCADC模塊包括有同步接口單元，用于與所述時鐘同步子系統進行信號傳輸。

5.根據權利要求3所述的高速ADC同步采集系統，其特征在于，所述FMCADC模塊包括有鎖相環單元、ADC單元，所述鎖相環單元與所述ADC單元相連，所述ADC單元與所述FPGA模塊相連；

所述鎖相環單元，用于生成采樣時鐘信號和SYSREF信號，并發送給所述ADC單元；

所述ADC單元，用于根據所述采樣時鐘信號和SYSREF信號進行采樣得到采樣數據，并將所述采樣數據發送給所述FPGA模塊。

6.根據權利要求5所述的高速ADC同步采集系統，其特征在于，所述鎖相環單元還用于生成FPGA時鐘信號，并將所述FPGA時鐘信號發送給所述FPGA模塊。

7.根據權利要求5所述的高速ADC同步采集系統，其特征在于，所述ADC單元與所述FPGA模塊通過JESD204B接口進行信號傳輸。

8.根據權利要求7所述的高速ADC同步采集系統，其特征在于，所述AD采集子系統分別將SYNC信號發送給所述時鐘同步子系統；所述時鐘同步子系統將所述SYNC信號進行運算得到運算結果信號并發送給AD采集子系統。(4個AD采集板將jesd204b的同步Sync信號分別輸出給時鐘同步板，時鐘同步板對4個jesd204b輸入Sync信號進行與運算，并將運算結果分別輸出到4個AD采集板，達到多板采集同步的目的。)

9.根據權利要求2所述的高速ADC同步采集系統，其特征在于，所述FPGA模塊為PCIe載板，用于存儲和處理所述AD采集子系統生成的采樣數據。

10.一種高速ADC同步采集方法，用于如權利要求1中的高速ADC同步采集系統，其特征在于，包括以下步驟：

生成參考時鐘信號、觸發信號和SYNC信號；

根據所述參考時鐘信號、觸發信號和SYNC信號進行采樣，得到采樣數據。