[發(fā)明專利]一種CPLD工作時鐘保持方法、系統(tǒng)、存儲介質及設備

有效

• 申請?zhí)枺?/td>: 202110592477.3
• 申請日: 2021-05-28
• 公開（公告）號: CN113448381B
• 公開（公告）日: 2023-02-28
• 發(fā)明（設計）人: 林正中
• 申請（專利權）人: 山東英信計算機技術有限公司
• 主分類號: G06F1/14
• 分類號: G06F1/14
• 代理公司: 北京連和連知識產權代理有限公司 11278
• 代理人: 張濤;楊帆

1.一種CPLD工作時鐘保持方法，其特征在于，包括以下步驟：

響應于CPLD開啟，通過CPLD中預置的延遲邏輯模塊產生邏輯時鐘信號，并將所述邏輯時鐘信號輸入到時鐘監(jiān)測模塊以使其基于所述邏輯時鐘信號監(jiān)測CPLD內的原生時鐘信號的異常；

通過所述時鐘監(jiān)測模塊基于監(jiān)測結果輸出時鐘監(jiān)測信號；

通過多工器接收所述時鐘監(jiān)測信號并基于所述時鐘監(jiān)測信號選擇所述邏輯時鐘信號或原生時鐘信號且將其輸出以作為CPLD的工作時鐘；

其中，所述延遲邏輯模塊包括正反器、反相器、異或門以及延遲緩沖器；

正反器中輸出引腳Q初始為由低電平跳變到高電平，Q初始輸出為高電平信號，當高電平信號經過反相器后，變?yōu)榈碗娖叫盘枺斎氲秸雌鞯腄引腳；

異或門接收的未經過延遲緩沖器的第一信號是高電平信號，異或門的需要經過延遲緩沖器的高電平信號還未收到，初始狀態(tài)時延遲緩沖器會輸出低電平信號給到異或門，所以初始時異或門接收的是兩個不同的信號，其輸出高電平信號，從而觸發(fā)正反器；

正反器的Q引腳將D引腳的低電平信號輸出，異或門將該低電平信號作為第一信號接收，此時初始時的高電平信號達到異或門，因而異或門接受了兩個不同的信號，又會輸出高電平信號給到正反器，從而觸發(fā)正反器，使所述延遲邏輯模塊持續(xù)輸出高低電平信號。

2.根據權利要求1所述的方法，其特征在于，將所述邏輯時鐘信號輸入到時鐘監(jiān)測模塊以使其基于所述邏輯時鐘信號監(jiān)測CPLD內的原生時鐘信號的異常包括：

將所述邏輯時鐘信號輸入到時鐘監(jiān)測模塊，且通過所述時鐘監(jiān)測模塊的低電平計數器和高電平計數器分別接收所述邏輯時鐘信號和原生時鐘信號；

通過所述低電平計數器基于所述邏輯時鐘信號監(jiān)測所述原生時鐘信號是否在預設時間段內持續(xù)為低電平脈沖信號，以及通過所述高電平計數器基于所述邏輯時鐘信號監(jiān)測所述原生時鐘信號是否在所述預設時間段內持續(xù)為高電平脈沖信號。

3.根據權利要求2所述的方法，其特征在于，通過所述時鐘監(jiān)測模塊基于監(jiān)測結果輸出時鐘監(jiān)測信號包括：

響應于所述低電平計數器監(jiān)測到所述原生時鐘信號在所述預設時間段內持續(xù)為低電平脈沖信號，通過所述低電平計數器輸出高電平信號；或者

響應于所述高電平計數器監(jiān)測到所述原生時鐘信號在所述預設時間段內持續(xù)為高電平脈沖信號，通過所述高電平計數器輸出高電平信號；

通過所述時鐘監(jiān)測模塊將所述低電平計數器或高電平計數器的高電平信號輸出。

4.根據權利要求3所述的方法，其特征在于，通過多工器接收所述時鐘監(jiān)測信號并基于所述時鐘監(jiān)測信號選擇所述邏輯時鐘信號或原生時鐘信號且將其輸出以作為CPLD的工作時鐘包括：

通過多工器接收所述時鐘監(jiān)測模塊的高電平信號，并基于所述高電平信號選擇所述邏輯時鐘信號且將其輸出以作為CPLD的工作時鐘。

5.根據權利要求2所述的方法，其特征在于，通過所述時鐘監(jiān)測模塊基于監(jiān)測結果輸出時鐘監(jiān)測信號包括：

響應于所述低電平計數器監(jiān)測到所述原生時鐘信號在所述預設時間段內不持續(xù)為低電平脈沖信號并且所述高電平計數器監(jiān)測到所述原生時鐘信號在所述預設時間段內不持續(xù)為高電平脈沖信號，通過所述時鐘監(jiān)測模塊輸出低電平信號。

6.根據權利要求5所述的方法，其特征在于，通過多工器接收所述時鐘監(jiān)測信號并基于所述時鐘監(jiān)測信號選擇所述邏輯時鐘信號或原生時鐘信號且將其輸出以作為CPLD的工作時鐘包括：

通過多工器接收所述低電平信號并基于所述低電平信號選擇所述原生時鐘信號且將其輸出以作為CPLD的工作時鐘。