[發(fā)明專利]一種多功能信號(hào)發(fā)生器校正方法及多功能信號(hào)發(fā)生器

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• 申請(qǐng)?zhí)枺?/td>: 202110589725.9
• 申請(qǐng)日: 2021-05-28
• 公開(kāi)（公告）號(hào): CN113434454A
• 公開(kāi)（公告）日: 2021-09-24
• 發(fā)明（設(shè)計(jì)）人: 凌云;陶春壽
• 申請(qǐng)（專利權(quán)）人: 杭州加速科技有限公司
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78
• 代理公司: 浙江杭知橋律師事務(wù)所 33256
• 代理人: 陳麗霞

1.一種多功能信號(hào)發(fā)生器校正方法，包括主控制單元、FPGA單元和DAC單元；其方法包括，

波表數(shù)據(jù)的傳輸，主控制單元發(fā)送波表數(shù)據(jù)并配置波表數(shù)據(jù)的頻率，并將波表文件和頻率傳送至FPGA單元；

波形數(shù)據(jù)的校正，F(xiàn)PGA單元對(duì)接收的波表數(shù)據(jù)進(jìn)行存儲(chǔ)和讀取，并通過(guò)幅頻修正算法校正，將校正后的波形數(shù)據(jù)傳送至DAC單元。

2.根據(jù)權(quán)利要求1所述的一種多功能信號(hào)發(fā)生器校正方法，其特征在于，還包括數(shù)模轉(zhuǎn)換，DAC單元對(duì)接收的波形數(shù)據(jù)轉(zhuǎn)換成模擬的波形。

3.根據(jù)權(quán)利要求1所述的一種多功能信號(hào)發(fā)生器校正方法，其特征在于，幅頻修正算法其通過(guò)公式1獲得修正后的波形數(shù)據(jù)M_cali；

公式1中，M_DC為讀出的波形數(shù)據(jù)，ω＝2πf，f為輸出波形頻率；T為FPGA單元的工作時(shí)鐘周期。

4.根據(jù)權(quán)利要求1所述的一種多功能信號(hào)發(fā)生器校正方法，其特征在于，還包括固定時(shí)鐘源的提供，固定時(shí)鐘源提供固定的時(shí)鐘至FPGA單元。

5.根據(jù)權(quán)利要求4所述的一種多功能信號(hào)發(fā)生器校正方法，其特征在于，F(xiàn)PGA單元包括時(shí)鐘生成模塊、波表存儲(chǔ)模塊、DDS控制模塊、幅值校正模塊；波形數(shù)據(jù)的校正方法包括，

FPGA單元工作時(shí)鐘的生成，通過(guò)時(shí)鐘生成模塊對(duì)固定時(shí)鐘源提供的時(shí)鐘進(jìn)行處理得到FPGA單元的工作時(shí)鐘；

波表數(shù)據(jù)的存儲(chǔ)，通過(guò)波表存儲(chǔ)模塊使用例化的sdpram對(duì)波表數(shù)據(jù)進(jìn)行存儲(chǔ)；

波形數(shù)據(jù)的獲取，DDS控制模塊依據(jù)主控制單元配置的頻率，獲得波形數(shù)據(jù)的讀取地址，依據(jù)讀取地址讀取波表數(shù)據(jù)對(duì)應(yīng)的波形數(shù)據(jù)；

幅值校正，幅值校正模塊對(duì)讀取的波形數(shù)據(jù)進(jìn)行幅值校正，并獲得幅值校正后的波形數(shù)據(jù)。

6.根據(jù)權(quán)利要求1所述的一種多功能信號(hào)發(fā)生器校正方法，其特征在于，波表數(shù)據(jù)包括規(guī)則的波形數(shù)據(jù)和不規(guī)則的波形數(shù)據(jù)。

7.多功能信號(hào)發(fā)生器，包括主控制單元、FPGA單元和DAC單元，其特征在于，主控制單元發(fā)送波表數(shù)據(jù)并配置頻率，并將波表文件和頻率傳送至FPGA單元；FPGA單元對(duì)接收的波表數(shù)據(jù)進(jìn)行存儲(chǔ)和讀取，并通過(guò)幅頻修正算法校正，將校正后的波形數(shù)據(jù)傳送至DAC單元；DAC單元對(duì)接收的波形數(shù)據(jù)轉(zhuǎn)換成模擬的波形。

8.根據(jù)權(quán)利要求7所述的多功能信號(hào)發(fā)生器，其特征在于，還包括固定時(shí)鐘源，固定時(shí)鐘源提供固定的時(shí)鐘至FPGA單元。

9.根據(jù)權(quán)利要求7所述的多功能信號(hào)發(fā)生器，其特征在于，F(xiàn)PGA單元包括時(shí)鐘生成模塊、波表存儲(chǔ)模塊、DDS控制模塊、幅值校正模塊；

時(shí)鐘生成模塊對(duì)固定時(shí)鐘源提供的時(shí)鐘進(jìn)行處理得到FPGA單元的工作時(shí)鐘；

波表存儲(chǔ)模塊使用例化的sdpram對(duì)波表數(shù)據(jù)進(jìn)行存儲(chǔ)；

DDS控制模塊依據(jù)主控制單元配置的頻率，進(jìn)行相位累加計(jì)算，每個(gè)時(shí)鐘累加一次，累加的結(jié)果作為sdpram的讀地址，讀出相應(yīng)的波形數(shù)據(jù)；

幅值校正模塊對(duì)讀取的波形數(shù)據(jù)進(jìn)行幅值校正，并獲得幅值校正后的波形數(shù)據(jù)。

10.根據(jù)權(quán)利要求7所述的多功能信號(hào)發(fā)生器，其特征在于，F(xiàn)PGA內(nèi)部的波表存儲(chǔ)模塊，包括使用FPGA內(nèi)部的BRAM資源實(shí)現(xiàn)的sdpram，用于存儲(chǔ)主控制單元下發(fā)的波表。