[發明專利]軟硬件協同仿真方法

有效

• 申請號: 202110584450.X
• 申請日: 2021-05-27
• 公開（公告）號: CN113343617B
• 公開（公告）日: 2022-07-22
• 發明（設計）人: 張玉安;丁杰;郝志杰;谷佳華;李春雷;劉亮亮
• 申請（專利權）人: 長沙金維信息技術有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33;G06F119/02
• 代理公司: 長沙知行亦創知識產權代理事務所(普通合伙) 43240
• 代理人: 皮尚慧

本發明公開了一種軟硬件協同仿真方法，包括軟件測試代碼、硬件測試平臺和硬件仿真平臺；將軟件測試代碼加載到FPGA或芯片上，并設置狀態標志位用于判斷軟件測試代碼的運行狀態；硬件測試平臺用于運行軟件測試代碼，同時提供讀取內部存儲單元的手段；硬件仿真平臺用于獲取軟件測試代碼在運行時產生的狀態標志，從而判斷軟件測試代碼的運行狀態。本發明提供了一種全新的低成本的軟硬件協同仿真方法，不需要多余硬件接口、仿真器及存儲設備就可以通過仿真復現硬件行為，有效地解決了現有方案中需要專用接口，大量存儲，設備價格昂貴等關鍵問題，非常有利于軟件人員進行硬件測試和問題定位；而且可靠性高，效率較高。

技術領域

本發明屬于芯片設計領域，具體涉及一種軟硬件協同仿真方法。

背景技術

隨著半導體技術的發展，集成電路(以下簡稱IC)工藝的節點隨著摩爾定律一步步發展，至今已經到nm級。工藝節點的快速發展，已經使得大規模集成電路，甚至超大規模集成電路變成了現實；一顆芯片包含幾億顆晶體管已經非常普遍。然而，龐大的邏輯電路如何正常工作，如果出現異常如何定位問題，已經成了工程師經常面對的問題。數字電路工程師通過工具對設計進行仿真，驗證功能是否正確；同時軟件工程師也需要驗證下載到FPGA的設計，或者對芯片功能進行驗證。然而，與數字電路工程師不同的是，軟件工程師沒有仿真專用的軟件仿真工具，也無法像數字電路工程師那樣，驗證完成就可以保證軟件系統工作的正確性和穩定性。如何解決硬件工程師和軟件工程師同時驗證功能的準確性和一致性，就成為了現在FPGA設計或者芯片設計研發的關鍵點。比如，當軟件工程師發現某一個功能有問題，然而硬件工程師又無法得知軟件工程師的配置是否正確，或者軟件工程師使用場景是否顯露了隱藏的問題，此時軟硬件協同仿真就顯的尤為重要。

在FPGA設計領域，現有的軟硬件協同仿真，通過采用FPGA廠商提供的內部插入針對設定信號進行邏輯采樣，再通過JTAG鏈將采樣數據下載到本地，通過波形查看電路工作行為，從而判斷是否工作正確。但是，這種方法局限性很大：首先，采樣信號是提前設定好的，如果再添加其他采樣信號，則需要重新編譯，有很大的時間成本；其次，存儲采樣數據完全依賴FPGA內部的存儲單元，如果FPGA設計龐大，已有的功能所使用的FPGA存儲單元已經很多，則沒有多余的存儲單元提供給協同仿真；最后，添加采樣邏輯，在編譯階段給時序帶來很大的困難，隨著設計規模越來越大，時序要求也越來越高，采樣邏輯有很大可能由于時序問題無法保證采樣信號的正確性。當然，現在很多EDA廠商，比如Synopsys提供了完整的debug技術，可以解決存儲問題，時序問題，但是需要的設備價格昂貴，而且實時性也無法做到同步。

在ASIC領域，當軟件工程師在使用芯片的過程中，會遇到各種各樣的問題，而且往往是系統層面遇到的問題。然而，硬件工程師針對系統的仿真相對比較簡單，對于軟件工程師提出的問題，也無法通過一個模塊或者幾個模塊仿真得到結果。通過現在常用的方法簡化軟件的操作，從系統層面抽離出一種場景，甚至針對某一個模塊進行仿真。這種方法會造成仿真條件不一致，無法定位真實問題，還有可能給軟件工程師生成錯誤的debug方向。目前也有EDA廠商提出了解決方案，比如Cadence的Palladium，可以解決系統層面仿真慢的問題。但是這種設備昂貴，而且仿真效率也相對較差。

發明內容

本發明的目的在于提供一種成本低廉，不需要額外的設備和接口，而且可靠性高，效率較高的軟硬件協同仿真方法。

本發明提供的這種軟硬件協同仿真方法，包括軟件測試代碼、硬件測試平臺和硬件仿真平臺；將軟件測試代碼加載到FPGA或芯片上，并設置狀態標志位用于判斷軟件測試代碼的運行狀態；硬件測試平臺用于運行軟件測試代碼，同時提供讀取內部存儲單元的手段；硬件仿真平臺用于獲取軟件測試代碼在運行時產生的狀態標志，從而判斷軟件測試代碼的運行狀態。

所述的軟件測試代碼，通過編譯工具轉換為二進制文件，并加載到FPGA或芯片上；同時設置狀態標志位，用于判斷軟件測試代碼的運行狀態。

所述的軟件測試代碼，不包括用于輸出的打印字符和延時，從而提高協同仿真的效率。