[發(fā)明專利]一種應用于圖像傳感器鎖相環(huán)的線性相位誤差比較器在審
| 申請?zhí)枺?/td> | 202110581803.0 | 申請日： | 2021-05-24 |
| 公開（公告）號： | CN113162613A | 公開（公告）日： | 2021-07-23 |
| 發(fā)明（設(shè)計）人： | 常玉春;周滔;申人升;馮國林;王志碩;劉巖;婁珊珊;鐘國強;曲楊;程禹 | 申請（專利權(quán)）人： | 大連理工大學 |
| 主分類號： | H03L7/085 | 分類號： | H03L7/085;H03L7/099 |
| 代理公司： | 大連大工智訊專利代理事務所(特殊普通合伙) 21244 | 代理人： | 崔雪 |
| 地址： | 116000 遼*** | 國省代碼： | 遼寧;21 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 應用于 圖像傳感器 鎖相環(huán) 線性 相位 誤差 比較 | ||
1.一種應用于圖像傳感器鎖相環(huán)的線性相位誤差比較器，其特征在于，包括：斜坡發(fā)生器和控制信號生成電路；
所述控制信號生成電路，用于對輸入?yún)⒖紩r鐘信號CLKA和輸出時鐘信號CLKB進行采樣和比較，生成包含有相位差信息的控制信號，用于斜坡發(fā)生器的充放電控制；
所述斜坡發(fā)生器，包括：基準電流源I_ref、電壓跟隨器Buffer、第一電容cap、基準電壓源V_ref、第一PMOS晶體管MP1、第二PMOS晶體管MP2、第三PMOS晶體管MP3、第四PMOS晶體管MP4、第五PMOS晶體管MP5、第六PMOS晶體管MP6、第七PMOS晶體管MP7、第八PMOS晶體管MP8、第九PMOS晶體管MP9、第一NMOS晶體管MN1和第二NMOS晶體管MN2；
所述第一PMOS晶體管MP1的源極接電源，第一PMOS晶體管MP1的漏極和柵極與基準電流源I_ref相連；所述基準電流源I_ref相連接地；
所述第二PMOS晶體管MP2、第三PMOS晶體管MP3、第四PMOS晶體管MP4的源級與電源相連，所述第二PMOS晶體管MP2、第三PMOS晶體管MP3、第四PMOS晶體管MP4的柵極與第一PMOS晶體管MP1的柵極相連；所述第二PMOS晶體管MP2的漏極與第五PMOS晶體管MP5的源極相連，所述第三PMOS晶體管MP3的漏極與第六PMOS晶體管MP6的源極相連，所述第四PMOS晶體管MP4的漏極與第七PMOS晶體管MP7的源極相連；
所述第五PMOS晶體管MP5的柵極連接第一控制信號EN1，所述第六PMOS晶體管MP6的柵極連接第二控制信息EN2，所述第七PMOS晶體管MP7的柵極連接第三控制信號EN3；所述第五PMOS晶體管MP5、第六PMOS晶體管MP6、第七PMOS晶體管MP7的漏極與第八PMOS晶體管MP8和第一NMOS晶體管MN1的漏極相連；
所述第八PMOS晶體管MP8和第一NMOS晶體管MN1的源極與第九PMOS晶體管MP9的漏極、第二NMOS晶體管MN2的漏極以及第一電容cap的上極板相連；所述第八PMOS晶體管MP8和第一NMOS晶體管MN1形成第一傳輸門TG1；所述第九PMOS晶體管MP9的漏極和第二NMOS晶體管MN2形成第二傳輸門TG2；
所述第九PMOS晶體管MP9和第二NMOS晶體管MN2的源極與基準電壓源V_ref的正極相連；
所述第八PMOS晶體管MP8的柵極連接控制信號生成電路的第一輸出信號CLKAb，所述第一NMOS晶體管MN1的柵極連接輸入?yún)⒖紩r鐘信號CLKA；
所述第九PMOS晶體管MP9的柵極連接控制信號生成電路的第二輸出信號clk2，第二NMOS晶體管MN2的柵極連接第三輸出信號clk2b；所述第三輸出信號clk2b為第二輸出信號clk2的反相信號；
所述第一電容cap的上極板與電壓跟隨器Buffer的正輸入端相連；所述電壓跟隨器Buffer的輸出端和負輸入端相連；
所述第一電容cap的下極板與基準電壓源V_ref的正極相連，所述基準電壓源V_ref的負極接地。
2.根據(jù)權(quán)利要求1所述的應用于圖像傳感器鎖相環(huán)的線性相位誤差比較器，其特征在于，所述控制信號生成電路，包括：兩輸入的與門、兩輸入的或門、D觸發(fā)器、第一開關(guān)S1、第二開關(guān)S2、第一反相器和第二反相器；
所述或門的第一輸入端連接輸入?yún)⒖紩r鐘信號CLKA，所述或門的第二輸入端連接輸出時鐘信號CLKB，所述或門的輸出端與第一開關(guān)S1相連；所述第一開關(guān)S1連接第一反相器；所述第一反相器輸入第二輸出信號clk2，輸出第三輸出信號clk2b；
所述與門的第一輸入端連接輸入?yún)⒖紩r鐘信號CLKA，所述與門的第二輸入端連接輸出時鐘信號CLKB，所述與門的輸出端與第二開關(guān)S2相連；所述第二開關(guān)S2連接第一反相器；
所述D觸發(fā)器的輸入端與輸出時鐘信號CLKB相連，所述D觸發(fā)器的時鐘信號與輸入?yún)⒖紩r鐘信號CLKA相連，所述D觸發(fā)器的輸出Q端與第二開關(guān)時鐘信號clk1相連，所述D觸發(fā)器的輸出端與第一開關(guān)時鐘信號clk1b相連；
所述第二反相器的輸入端與輸入?yún)⒖紩r鐘信號CLKA相連、所述第二反相器的輸出端輸出第一輸出信號CLKAb。
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