[發明專利]一種三值邏輯晶體管器件結構及其制備方法

在審

• 申請號: 202110568586.1
• 申請日: 2021-05-24
• 公開（公告）號: CN113299663A
• 公開（公告）日: 2021-08-24
• 發明（設計）人: 畢津順;閆乙男
• 申請（專利權）人: 天津市濱海新區微電子研究院
• 主分類號: H01L27/118
• 分類號: H01L27/118;H01L27/12
• 代理公司: 北京沁優知識產權代理有限公司 11684
• 代理人: 甄丹鳳

本發明提供一種三值邏輯晶體管器件結構及其制備方法，該結構包括：一襯底，以提供支撐；重摻雜隧穿區；位于重摻雜隧穿區上方的埋氧層；位于埋氧層上的頂層硅膜；重摻雜隧穿區兩側的源區和漏區；位于源區、漏區和重頂層硅膜上的柵氧層以及柵極。本發明使用絕緣體上半導體結構，即在重摻雜隧穿區上方增加一層埋氧層，在實現CMOS器件三值邏輯的同時，可有效避免高濃度摻雜對溝道上方閾值電壓(VT)的影響。

技術領域

本發明涉及半導體技術領域，具體涉及一種三值邏輯晶體管器件結構及其制備方法。

背景技術

三值CMOS器件的實現可基于多閾值電壓方案與單一閾值電壓方案。目前常用的方法是利用量子力學的帶帶隧穿效應(Band-to-Band Tunneling，BTBT)以獲得多閾值或單一閾值電壓，從而實現三值邏輯。量子隧穿效應的原理為當在柵極和源極分別加負高壓和正電壓且襯底接地時，在柵極和源極的交疊處建立一個高的縱向電場，而源結和襯底的PN結則偏置在高的反向電場下。在橫縱向電場的共同作用下，源結表面能帶向上彎曲，發生深耗盡。當能帶彎曲大于禁帶寬度時，價帶中電子能夠穿越禁帶勢壘隧穿到導帶中形成電流，即發生了帶帶隧穿效應(BTBT)。BTBT產生的電子將被源極收集而空穴在PN結橫向電場的加速下大部分會越過結區被襯底收集而形成帶帶隧穿電流(IBTBT)。IBTBT主要受體內高濃度摻雜的控制，靠近表面的低濃度摻雜決定了閾值電壓(VT)。

現有技術中的一種三值邏輯晶體管器件結構如圖1所示，其結構包括柵極1、柵氧層2、源區3、漏區4、設置在源區3與漏區4之間的重摻雜隧穿區7以及襯底8。這種T-CMOS(Ternary CMOS，以下簡稱T-CMOS)結構通過高濃度離子注入產生帶間隧穿電流(IBTBT)，在高閾值電壓和低閾值電壓之間產生一個第三電壓狀態從而實現三值邏輯。

然而，高濃度摻雜引起的BTBT會導致漏電流的增加，并將影響溝道摻雜濃度，導致閾值電壓(VT)波動，由此導通電流降低，升壓變慢，T-CMOS器件的速度會變慢，進而影響芯片的整體性能。另一方面，由于T-CMOS為局部介質隔離，高濃度摻雜容易引起器件內的閂鎖效應，而器件間的隔離區占芯片面積過大，也會導致寄生電容的增加，同時不利于器件的集成。

發明內容

有鑒于此，本發明提供一種三值邏輯晶體管器件結構及其制備方法，基于絕緣體上硅結構(Silicon on Insulator，SOI)，結合T-CMOS技術，得到一種新型的具有三值邏輯的晶體管(SOI T-CMOS)，該結構在T-CMOS技術的基礎上，利用已有的商用SOI，使其與同類型器件相比有益于增強溝道可控性，具有更優異的保持閾值電壓(VT)穩定性的性能，同時還有益于消除閂鎖效應以及減少寄生電容的影響。

為解決上述技術問題，本發明采用的技術方案是：一種三值邏輯晶體管器件結構，該結構包括：

一襯底，以提供支撐；

重摻雜隧穿區；

位于重摻雜隧穿區上方的埋氧層；

位于埋氧層上的頂層硅膜；

重摻雜隧穿區兩側的源區和漏區；

位于源區、漏區和重頂層硅膜上的柵氧層以及柵極。

優選地，源區、漏區的向襯底底部延伸的深度深于埋氧層的深度，以形成隧穿結構。

優選地，埋氧層的厚度大于柵氧層的厚度，以實現對重摻雜隧穿區與柵極的隔離。

一種三值邏輯晶體管器件結構的制備方法，包括：

選用SOI晶片；

對SOI晶片進行刻蝕；

重摻雜以形成重摻雜隧穿區，并選擇性外延生長硅，得到源區、漏區；

淀積柵氧層，并在柵氧層上制作柵極。