[發明專利]制造半導體器件的方法和半導體器件

在審

• 申請號: 202110559473.5
• 申請日: 2021-05-21
• 公開（公告）號: CN113363209A
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 林琨祐;葛育菱;陳怡臻;廖志騰;陳臆仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

在制造半導體器件的方法中，在設置在襯底上方的硬掩模層上方形成犧牲圖案，在犧牲圖案的側壁上形成側壁圖案，去除犧牲圖案，從而留下側壁圖案作為第一硬掩模圖案，通過使用第一硬掩模圖案作為蝕刻掩模來圖案化硬掩模層，從而形成第二硬掩模圖案，并且通過使用第二硬掩模圖案作為蝕刻掩模來圖案化襯底，從而形成鰭結構。每個第一犧牲圖案具有錐形形狀，該錐形形狀的頂部小于底部。本申請的實施例還涉及半導體器件。

技術領域

本申請的實施例涉及制造半導體器件的方法和半導體器件。

背景技術

隨著半導體工業為了追求更高的器件密度、更高的性能、更低的功耗和更低的成本而進入納米技術工藝節點，來自制造和設計問題的挑戰引起了諸如鰭式場效應晶體管(Fin FET)的三維設計的發展。在Fin FET器件中，可以利用額外的側壁并抑制短溝道效應。

發明內容

本申請的一些實施例提供了一種制造半導體器件的方法，包括：在設置在襯底上方的硬掩模層上方形成犧牲圖案；在所述犧牲圖案的側壁上形成側壁圖案；去除所述犧牲圖案，從而留下所述側壁圖案作為第一硬掩模圖案；通過使用所述第一硬掩模圖案作為蝕刻掩模來圖案化所述硬掩模層，從而形成所述第二硬掩模圖案；以及通過使用所述第二硬掩模圖案作為蝕刻掩模來圖案化所述襯底，從而形成鰭結構，其中，每個所述第一犧牲圖案具有錐形形狀，所述錐形形狀的頂部小于底部。

本申請的另一些實施例提供了一種制造半導體器件的方法，包括：在襯底上方形成第一硬掩模層；在所述硬掩模層上方形成犧牲層；在所述犧牲層上方形成第二硬掩模層；通過圖案化所述第二硬掩模層來形成第一硬掩模圖案；通過使用所述第一硬掩模圖案作為蝕刻掩模圖案化所述犧牲層來形成犧牲圖案，每個所述犧牲圖案具有錐形形狀；在所述犧牲圖案的側壁上形成側壁圖案；去除所述犧牲圖案，從而將所述側壁圖案保留為第二硬掩模圖案；去除所述第二硬掩模圖案的一部分；在去除所述第二硬掩模圖案的一部分之后，通過使用所述第二硬掩模圖案的剩余部分作為蝕刻掩模來圖案化所述硬掩模層，從而形成第三硬掩模圖案；以及通過使用所述第三硬掩模圖案作為蝕刻掩模來圖案化所述襯底，從而形成鰭結構。

本申請的又一些實施例提供了一種半導體器件，包括：第一鰭式場效應晶體管，包括第一對鰭結構和第一柵電極；第二鰭式場效應晶體管，包括第二對鰭結構和第二柵電極，其中，所述第一對鰭結構的寬度與所述第二對鰭結構的寬度的差為0.01-0.1nm。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17和圖18示出了根據本發明實施例的用于半導體器件的順序制造操作的各個階段的截面圖。

圖19、圖20、圖21、圖22和圖23示出了根據本發明實施例的用于半導體器件的順序制造操作的各個階段的截面圖。

圖24A、圖24B、圖24C、圖24D和圖24E示出了根據本發明實施例的半導體器件的順序制造操作的各個階段的截面圖。

圖25示出了根據本發明實施例的用于半導體器件的順序制造操作的各個階段之一的截面圖。

圖26示出了根據本發明實施例的用于半導體器件的順序制造操作的各個階段之一的截面圖。

圖27A和圖27B示出了根據本發明實施例的用于半導體器件的順序制造操作的各個階段之一的截面圖。

圖28、圖29和圖30示出了根據本發明實施例的用于半導體器件的順序制造操作的各個階段之一的截面圖。

具體實施方式