[發明專利]鎖存器、數據運算單元以及芯片

在審

• 申請號: 202110558208.5
• 申請日: 2021-05-21
• 公開（公告）號: CN113299327A
• 公開（公告）日: 2021-08-24
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 北京源啟先進微電子有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京合智同創知識產權代理有限公司 11545
• 代理人: 李杰

1.一種鎖存器，其特征在于，包括：

輸入端，用于輸入數據；

時鐘信號端，用于提供時鐘信號；

鎖存單元，與所述輸入端連接，用于在所述時鐘信號的控制下鎖存從所述輸入端輸入的數據；

輸出單元，與所述鎖存單元連接，用于傳輸所述鎖存單元輸出的數據；所述輸出單元與所述鎖存單元之間具有一數據存儲節點；

輸出端，用于從所述輸出單元讀出數據；

漏電補償單元，電性連接在所述數據存儲節點和所述輸出端之間，當所述鎖存單元在所述時鐘信號的控制下處于高阻狀態時，所述漏電補償單元用于通過工作于亞閾值區的場效應管所產生的電流，對數據存儲節點進行漏電補償。

2.根據權利要求1所述的鎖存器，其特征在于，

所述漏電補償單元包括：第一漏電補償電路和第二漏電補償電路；

所述第一漏電補償電路的一端與所述數據存儲節點連接，另一端與所述輸出端連接；當所述數據存儲節點處為高電平狀態時，所述第一漏電補償電路用于通過工作于亞閾值區的第一PMOS晶體管所產生的電流對所述數據存儲節點進行漏電補償；其中，所述第一PMOS晶體管的源極與電源連接，所述第一PMOS晶體管的漏極與所述數據存儲節點連接；

所述第二漏電補償電路的一端與所述數據存儲節點連接，另一端與所述輸出端連接；當所述數據存儲節點處為低電平狀態時，所述第二漏電補償電路用于通過工作于亞閾值區的第一NMOS晶體管所產生的電流對所述數據存儲節點進行漏電補償；其中，所述第一NMOS晶體管的源極與地連接，所述第一NMOS晶體管的漏極與所述數據存儲節點連接。

3.根據權利要求2所述的鎖存器，其特征在于，

所述第一漏電補償電路還包括：第二PMOS晶體管；

所述第二PMOS晶體管的漏極與所述第一PMOS晶體管的柵極連接；所述第二PMOS晶體管的柵極與第一PMOS晶體管的漏極連接；所述第二PMOS晶體管的源極與所述輸出端連接；

所述第二漏電補償電路還包括：第二NMOS晶體管；

所述第二NMOS晶體管的漏極與所述第一NMOS晶體管的柵極連接；所述第二NMOS晶體管的柵極與所述第一NMOS晶體管的漏極連接；所述第二NMOS晶體管的源極與所述輸出端連接。

4.根據權利要求1-3任一所述的鎖存器，其特征在于，

所述鎖存單元包括：反相器和第一傳輸門；

所述反相器與所述輸入端連接，用于對所述輸入端輸入的數據進行反相操作；

所述第一傳輸門與所述反相器連接，用于傳輸經所述反相器反相后的數據；所述第一傳輸門與所述時鐘信號端連接，用于控制所述鎖存單元的狀態，所述鎖存單元的狀態包括：高阻狀態或導通狀態。

5.根據權利要求4所述的鎖存器，其特征在于，所述第一傳輸門為抗漏電器件。

6.根據權利要求1-3任一所述的鎖存器，其特征在于，所述鎖存單元包括：第二傳輸門。

7.根據權利要求1-3任一所述的鎖存器，其特征在于，所述鎖存單元包括：三態反相器。

8.根據權利要求7所述的鎖存器，其特征在于，

所述三態反相器包括：第三PMOS晶體管、第四PMOS晶體管、第三NMOS晶體管以及第四NMOS晶體管；所述第三PMOS晶體管、所述第四PMOS晶體管、所述第三NMOS晶體管以及所述第四NMOS晶體管依次串聯在電源、地之間。

9.一種數據運算單元，包括互聯連接的控制電路、運算電路、多個鎖存器，所述鎖存器為權利要求1-8任一項所述的鎖存器。

10.一種芯片，其特征在于，包括至少一個如權利要求9所述的數據運算單元。