[發(fā)明專利]一種基于偏差補償?shù)母呖煽緼rbiterPUF電路

有效

• 申請?zhí)枺?/td>: 202110550158.6
• 申請日: 2021-05-20
• 公開（公告）號: CN113177007B
• 公開（公告）日: 2023-02-21
• 發(fā)明（設計）人: 徐元中;張月皎;汪晨;柯濤;萬美琳;賀章擎
• 申請（專利權(quán)）人: 湖北工業(yè)大學
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/40
• 代理公司: 武漢華強專利代理事務所(普通合伙) 42237
• 代理人: 溫珊姍;王冬冬

1.一種基于偏差補償?shù)母呖煽緼rbiter PUF電路，其特征在于，包括響應生成和響應重構(gòu)兩個過程；在響應生成階段，當輸入某一個激勵C_i時，偏差補償Arbiter PUF電路可以生成響應R_i、偏移方向D_i和可靠標志位F_i；R_i和D_i被保存起來，在響應重構(gòu)階段，當再次輸入該激勵C_i時，可以根據(jù)輔助數(shù)據(jù)D_i和F_i恢復出響應R_i；

所述基于偏差補償?shù)母呖煽緼rbiter PUF電路由一個N級開關延遲模塊和一個仲裁器模塊構(gòu)成，還包括一個偏差補償模塊和一個數(shù)據(jù)產(chǎn)生模塊；

所述生成可靠標志位F_i的步驟如下：

令控制信號S＝1，K＝0，產(chǎn)生測試輸出T_i1；偏差補償模塊將附加延遲模塊接到延遲鏈1中，假設延遲鏈1對輸入信號的延遲時間為T₁，延遲鏈2對輸入信號的延遲時間為T₂，由于附加延遲模塊能夠產(chǎn)生時間為T_c的延遲，此時延遲鏈1的總延遲為T₁+T_c，兩條延遲鏈的延遲差值ΔT₁＝ΔT+T_c被輸入到仲裁器中，產(chǎn)生測試輸出T_i1，此時T_i1在數(shù)據(jù)產(chǎn)生模塊內(nèi)部經(jīng)過DVI₁的2路，再經(jīng)過DVI₂和MUX后輸出并存儲在寄存器REG₄中；改變控制信號使S＝1,K＝1，產(chǎn)生測試輸出T_i2；此時偏差補償模塊將附加延遲模塊接到延遲鏈2中；此時兩條延遲鏈的延遲差值ΔT₂＝ΔT-T_c被輸入到仲裁器中，產(chǎn)生測試輸出T_i2；此時T_i2在數(shù)據(jù)產(chǎn)生模塊內(nèi)部經(jīng)過DVI₁的2路和DVI₂的2路后，與上一輪存儲在寄存器REG₄的T_i1異或，生成可靠標志位F_i，F(xiàn)_i被存儲在寄存器REG₄中；當F_i＝0時，表示T_i1和T_i2相同，代表PUF電路在激勵C_i下產(chǎn)生的響應R_i是可靠的，將不隨溫度和電壓的變化而變化；否則，證明R_i是不可靠的，響應恢復階段需要進行偏差補償；

所述生成響應R_i和偏移方向D_i的過程如下：

再次改變控制信號使S＝0，偏差補償模塊中的兩路輸出T₁和T₂直接經(jīng)過MUX₁和MUX₂的1路接入仲裁器，產(chǎn)生輸出響應R_i，然后再經(jīng)過數(shù)據(jù)產(chǎn)生模塊DVI₁中的1路，將R_i存儲在寄存器REG₁中；當下一位響應R_i輸入到數(shù)據(jù)產(chǎn)生模塊以后，上一輪的響應R_i-1就被存到REG₂中；F_i控制寄存器REG₃是否進行更新，當F_i為1時，REG₁和REG₂中的響應R_i和R_i-1經(jīng)過異或之后得到偏移方向D_i并存入寄存器REG₃；當F_i為0時，寄存器REG₃的數(shù)據(jù)被鎖住保持不變，此時生成的偏移方向值即為上一輪生成的偏移方向值；

所述響應重構(gòu)過程如下：

當F_i＝0時，證明響應R_i是可靠的，此時不需要進行偏差補償；因此基本延遲模塊的兩路輸出T₁和T₂直接經(jīng)過MUX₁和MUX₂接入仲裁器，產(chǎn)生響應輸出R_i，R_i經(jīng)過數(shù)據(jù)產(chǎn)生模塊內(nèi)的DVI₁直接存儲到寄存器REG₁中；

當F_i＝1時，證明響應R_i是不可靠的，此時需要進行偏差補償從而提升響應的可靠性；由于偏移方向值D_i由本輪的響應R_i與上一輪響應R_i-1的值異或得到，因此將D_i與R_i-1進行異或得到真正的偏差補償方向B_i，即B_i＝D_i⊕R_i-1；

當B_i＝0時，偏差補償模塊將附加延遲模塊接到延遲鏈1，由于附加延遲模塊能夠產(chǎn)生時間為T_c的延遲，此時延遲鏈1的總延遲為T₁+T_c，兩條延遲鏈的延遲差值ΔT＝T₁-T₂+T_c被輸入到仲裁器中，產(chǎn)生響應R_i，R_i經(jīng)過數(shù)據(jù)產(chǎn)生模塊內(nèi)的DVI₁直接存儲到寄存器REG₁中；

當B_i＝1時，將附加延遲模塊接到延遲鏈2，此時兩條延遲鏈的延遲差值ΔT＝T₁-T₂-T_c被輸入到仲裁器中，產(chǎn)生響應R_i，R_i經(jīng)過數(shù)據(jù)產(chǎn)生模塊內(nèi)的DVI₁直接存儲到寄存器REG₁中。