[發明專利]一種通信與調試設備電路及應用其的嵌入式智能計算系統

有效

• 申請號: 202110540644.X
• 申請日: 2021-05-18
• 公開（公告）號: CN113326218B
• 公開（公告）日: 2023-08-18
• 發明（設計）人: 吳濟文;趙二虎;徐勇軍;馬鼎;肖思瑩;安曉靜
• 申請（專利權）人: 中國科學院計算技術研究所
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 祁建國

一種通信與調試設備電路，其特征在于，包括：第一板間高速通信連接器，包括CPU以太網MAC控制器接口、2路CPU?TTL?UART接口、時鐘模塊I2C接口、CPU?JTAG接口。千兆以太網PHY芯片，一端與該CPU以太網MAC控制器接口互連，另一端為以太網收發器數據通信接口，包含四對全雙工差分線。RJ45網口，包括四對雙絞線屏蔽線差分線接口，與該千兆以太網PHY芯片的該四對全雙工差分線相連。串口信號電平轉換芯片，該串口信號電平轉換芯片的一端為2路TTL/CMOS串口信號輸入輸出接口，分別與該第一板間高速通信連接器上的2路CPU?TTL?UART接口信號互連與通信，該串口信號電平轉換芯片的另一端為雙路+/?5.0V?EIA/TIA?232電平收發器。兩路標準DB9串口母頭連接器，與該串口信號電平轉換芯片的該雙路+/?5.0V?EIA/TIA?232電平收發器互連。

技術領域

本發明涉及一種通信與調試設備電路，尤其涉及一種應用于嵌入式智能計算系統的通信與調試設備電路。

背景技術

目前，嵌入式智能計算系統通常采用異構計算架構，硬件系統組成單元包括嵌入式CPU單元、異構多核智能計算單元(如FPGA、DSP、GPU、NPU、TPU)以及各單元外圍DDR、時鐘樹單元、PCIe總線高速互連單元等，而在一塊嵌入式智能計算系統硬件電路板(PCB)設計中，通常具有DDR內存顆粒、電源芯片、電容等元器件數量多、CPU和智能芯片等核心芯片體積大、整板布局密度大、電路板尺寸固定等特點，且存在常用的如RJ45網口、DB9串口、標準JTAG調試接口、時鐘I2C通信接口等通信與調試連接器因尺寸較大導致無法集成的問題，倘若將這些通信和調試接口連接器和核心硬件組件集成設計在一塊板卡上，對嵌入式智能計算系統硬件核心組件的PCB布局、布線和散熱設計極其容易造成困難，且容易造成PCB布局失敗和PCI信號完整性性和電源完整性設計錯誤。

發明內容

本發明的目的是提供一種嵌入式智能計算系統的通信與調試設備電路，該電路不僅克服上述嵌入式智能計算系統設計通常無法同時集成RJ45網口、DB9串口和標準JTAG接口等尺寸較大的通信調試連接器電路的問題，獲得了對嵌入式智能計算系統的通信和調試的能力，同時還具有較高的可擴展性和實用性。

一種通信與調試設備電路，其中，包括：第一板間高速通信連接器，包括以CPU以太網MAC控制器接口、2路CPU?TTL?UART接口、時鐘模塊I2C接口、CPU?JTAG接口，千兆以太網PHY芯片，一端為媒體獨立接口，該媒體獨立接口采用串行千兆位媒體獨立接口設計模式與該第一板間高速通信連接器上的該CPU以太網MAC控制器接口互連，另一端為以太網收發器數據通信接口，該以太網收發器數據通信接口包含四對全雙工差分線，RJ45網口，包括四對雙絞線屏蔽線差分線接口，該四對雙絞線屏蔽線差分線接口與該千兆以太網PHY芯片的該四對全雙工差分線物理相連，該RJ45網口僅在千兆以太網的情況下與該千兆以太網PHY芯片信號互連，串口信號電平轉換芯片，該串口信號電平轉換芯片的一端為2路TTL/CMOS串口信號輸入輸出接口，分別與該第一板間高速通信連接器上的2路CPU?TTL?UART接口信號互連與通信，該串口信號電平轉換芯片的另一端為雙路+/-5.0V?EIA/TIA-232電平收發器，兩路標準DB9串口母頭連接器，與該串口信號電平轉換芯片的該雙路+/-5.0VEIA/TIA-232電平收發器互連，實現對外提供雙路RS232串口通信功能。

上述的通信與調試設備電路，其中，該RJ45網口通信電路內置網絡隔離變壓器。

上述的通信與調試設備電路，其中，還包括一第一DC3牛角插座，與該第一板間高速通信連接器上的該時鐘模塊I2C接口信號互連與通信。

上述的通信與調試設備電路，其中，該第一DC3牛角插座為標準6針牛角插座。

上述的通信與調試設備電路，其中，還包括一第二DC3牛角插座，與該板間互連通信連接器上的該CPU?JTAG接口信號互連與通信。

上述的通信與調試設備電路，其中，該第二DC3牛角插座為標準14針牛角插座。