[發明專利]半導體器件的制備方法

在審

• 申請號: 202110537232.0
• 申請日: 2021-05-14
• 公開（公告）號: CN113327854A
• 公開（公告）日: 2021-08-31
• 發明（設計）人: 姜春亮;趙浩宇;李偉聰;林泳浩
• 申請（專利權）人: 深圳市威兆半導體有限公司
• 主分類號: H01L21/331
• 分類號: H01L21/331;H01L21/336;H01L21/28;H01L29/417;H01L29/423
• 代理公司: 深圳市嘉勤知識產權代理有限公司 44651
• 代理人: 董琳

本申請公開一種半導體器件的制備方法，該方法通過在第一導電類型的半導體襯底上形成的第一導電類型漂移區刻蝕出多個陣列排布的溝槽，并在多個溝槽中的部分溝槽上進一步刻蝕出陣列排布的連接孔，形成的設有連接孔的溝槽能夠大幅減少溝槽與溝槽之間的距離，使得芯片單位面積內的元胞數量大幅增加，從而增加電流通路，進而提高芯片單元面積通流能力；通流能力的增強可大幅度提高芯片抗極限沖擊能力；另外，設有連接孔的溝槽與頂電極通過連接孔連接，其在開啟時會形成一種載流子溝道，溝槽之間為了維持電中性，在柵極溝槽感生出相對的另一種載流子，增加了溝道導通時電子濃度，從而降低溝道電阻，使半導體器件整體的導通電阻Rds(on)降低。

技術領域

本申請涉及半導體技術領域，具體涉及一種半導體器件的制備方法。

背景技術

將半導體器件的柵極槽制成U型槽，例如將功率MOSFET(金屬氧化物半導體場效應晶體管，Metal-Oxide-Semiconductor Field-Effect Transistor)的柵極槽制成U型槽，即形成U型雙擴散(Double-diffused)MOSFET(UDMOS)。請參閱圖1，現有的半導體器件(如UDMOS)的溝槽之間通常需要通過刻蝕工藝形成連接孔，將發射極金屬與襯底連接一起，從而形成發射極與漏極的通路。由于工藝能力的限制，所以設置連接孔時通常要犧牲一部分溝槽與溝槽之間的距離，從而限制了芯片單位面積內的元胞數量。

為此，亟待開發出利于減小溝槽與溝槽之間的距離的半導體器件。

發明內容

鑒于此，本申請提供一種半導體器件的制備方法，以獲得能夠改善溝槽與溝槽之間的距離的半導體器件。

本申請提供的一種半導體器件的制備方法，該方法包括步驟：S1、提供一面設有底電極的第一導電類型的半導體襯底，在所述半導體襯底的與所述一面相對設置的另一面形成第一導電類型漂移區；S2、采用第一刻蝕，在所述第一導電類型漂移區形成多個溝槽，所述多個溝槽間隔設置并呈陣列分布；S3、采用硅熱氧化，沿所述溝槽的槽壁生長一層柵極氧化層，接著采用化學氣相沉積，在所述溝槽內填充柵極材料形成柵極，所述柵極的頂部低于所述溝槽的開口，然后在所述柵極上繼續生長柵極氧化層至所述溝槽的開口；S4、采用第二刻蝕，在所述多個溝槽中的部分溝槽上形成連接孔，所述連接孔與所述溝槽內的柵極接觸，所述連接孔呈陣列分布；S5、采用磁控濺射，在所述連接孔內及所述第一導電類型漂移區和溝槽上淀積頂電極材料，形成頂電極。

在一些實施例中，所述底電極為漏極，所述頂電極為源極；或者，所述底電極為集電極，所述頂電極為發射極。

在一些實施例中，所述第一導電類型為N型或P型。

在一些實施例中，步驟S2中，所述第一刻蝕的方式為反應離子刻蝕；和/或，步驟S4中，所述第二刻蝕的方式為等離子刻蝕。

在一些實施例中，在步驟S3之后且在步驟S4之前還包括：S31、采用第一離子注入并配合高溫推進，在所述第一導電類型漂移區中形成第二導電類型的體區，分布在所述溝槽四周，且低于所述溝槽的開口；S32、采用第二離子注入并配合高溫推進，在所述第一導電類型漂移區中形成第一導電類型的源區，分布在所述溝槽四周及所述第二導電類型的體區上，所述第一導電類型的源區的頂部與所述溝槽的開口處于同一水平面上。

在一些實施例中，所述第一導電類型為N型，所述第二導電類型為P型；或者，所述第一導電類型為P型，所述第二導電類型為N型。

在一些實施例中，步驟S31中，所述第一離子注入為硼離子注入；和/或，步驟S32中，所述第二離子注入為砷離子注入。

在一些實施例中，所述溝槽為U型槽；和/或，形成有連接孔的溝槽與未形成連接孔的溝槽沿水平方向交替排列。

在一些實施例中，定義相鄰兩個溝槽的中心線之間的距離為元胞尺寸，步驟S2中，所述溝槽的寬度與所述元胞尺寸之間的比值為0.5-0.7。