[發明專利]一種四倍頻電路

在審

• 申請號: 202110534287.6
• 申請日: 2021-05-17
• 公開（公告）號: CN113364457A
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 劉俊;路超
• 申請（專利權）人: 翱捷科技股份有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18;H03L7/099
• 代理公司: 上海雙霆知識產權代理事務所(普通合伙) 31415
• 代理人: 殷曉雪

本申請公開了一種四倍頻電路，包括如下部分。時鐘源，用來提供第一時鐘信號CK1。占空比校正模塊，用來對第一時鐘信號的占空比進行校正，輸出具有精確的50%的占空比的第二時鐘信號。兩倍頻器一，用來根據第二時鐘信號生成兩倍頻中間信號；所述兩倍頻器一中包含鎖相電路一，用來生成相對第二時鐘信號相移90度的第四時鐘信號以及相對第二時鐘信號相移180度的第七時鐘信號；第四時鐘信號用來生成50%占空比的兩倍頻中間信號；第七時鐘信號用來提供給占空比校正模塊以校正第二時鐘信號的占空比。兩倍頻器二，用來根據兩倍頻中間信號生成四倍頻輸出信號。本申請輸出的四倍頻信號具有第雜散、低噪聲的特點。

技術領域

本申請涉及一種四倍頻電路，即輸出信號的頻率是輸入信號的頻率的四倍。

背景技術

PLL（phase-locked-loop，鎖相環）是各種數字電路和通信系統最常用的時鐘信號源，它以低噪聲晶體振蕩器作為輸入參考時鐘，輸出遠高于晶體振蕩頻率的高頻時鐘。PLL最關鍵的技術指標之一是相位噪聲（phase noise），它的好壞直接影響到數字電路的最高工作頻率與通信系統的數據傳輸效率。隨著通信系統的發展，數據速率不斷提高，系統對相位噪聲的要求也更加嚴苛。相位噪聲主要來自于參考時鐘的相位噪聲、PFD（phasefrequency detector，鑒頻鑒相器）和CP（charge pump，電荷泵）的噪聲、分頻器（divider）的噪聲以及VCO（voltage-controlled oscillator，壓控振蕩器）的噪聲。在眾多優化PLL相位噪聲的技術中，提高輸入的參考時鐘頻率是一種很有效的辦法。第一，固定VCO頻率的情況下，提高參考時鐘頻率可以降低PFD和/或CP的噪聲對PLL輸出相位噪聲的影響。第二，提高參考時鐘頻率可以有效改善分數分頻PLL的輸出量化噪聲。第三，提高參考時鐘頻率可以將PLL帶寬做得更高，進而抑制VCO的噪聲對PLL輸出相位噪聲的影響。然而，高頻晶體的加工成本昂貴，直接采用高頻晶體振蕩器作為PLL參考時鐘的成本很高。

因此，如圖1所示，以低頻晶體振蕩器作為原始輸入時鐘信號，利用倍頻技術生成時鐘作為PLL參考時鐘信號的方案變得很有吸引力。圖1中，xtal表示低頻晶體振蕩器（晶振），xN表示N倍頻電路，N倍頻電路的輸出作為虛線方框內的PLL電路的參考時鐘信號。LPF表示低通濾波器（low-pass filter），DSM表示積分-微分調制（delta-sigma modulation）模塊，DN.a表示一個小數，整數部分為N，小數部分為a。這可以達到以低成本提升PLL噪聲性能的目的。其中的N倍頻電路考慮噪聲性能和實現優勢通常采用兩倍頻和四倍頻方案。

典型的基于異或門的N倍頻電路如圖2至圖5所示。圖2是一種基于異或門的兩倍頻電路，主要由延遲模塊和異或門組成，延遲模塊中的延遲參數τ為T/4，T表示占空比為50%的輸入信號A的時鐘周期。圖2所示電路中各點的工作波形如圖3所示，可以發現輸出信號C的頻率是輸入信號A的兩倍。圖4是一種基于異或門的四倍頻電路，主要由兩個圖2所示的兩倍頻電路級聯組成，第一個延遲模塊中的延遲參數為T/4，第二個延遲模塊中的延遲參數τ為T/8，T表示占空比為50%的輸入信號A的時鐘周期。圖4所示電路中各點的工作波形如圖5所示，可以發現輸出信號E的頻率是輸入信號A的四倍。這種基于異或門的倍頻電路結構簡單，實現成本和功耗都比較低。

然而，基于異或門的倍頻電路一個突出缺陷就是其輸出信號質量對輸入信號占空比偏移非常敏感。圖6至圖9中，縱坐標量綱是電壓，單位是dBv；輸入信號的占空比分別為50%、49%、51%、52%?？梢园l現，在輸入信號為非50%占空比的情況下，兩倍頻電路的輸出信號在一倍頻以及三倍頻的頻率位置存在雜散分量，從而嚴重影響系統性能甚至違反無線頻譜規范。因此，合成低雜散的兩倍頻時鐘信號嚴格要求輸入時鐘信號具有50%的占空比。