[發明專利]基于STDP法則的全數字脈沖神經網絡硬件系統及方法

有效

• 申請號: 202110529221.8
• 申請日: 2021-05-14
• 公開（公告）號: CN113408714B
• 公開（公告）日: 2023-04-07
• 發明（設計）人: 黎釗;周鐵軍;李海;王喆
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: G06N3/06
• 分類號: G06N3/06;G06N3/0464;G06N3/063
• 代理公司: 杭州君度專利代理事務所(特殊普通合伙) 33240
• 代理人: 楊舟濤

1.基于STDP法則的全數字脈沖神經網絡硬件系統，其特征在于：該脈沖神經網絡系統包含輸入層神經元模塊、可塑性學習模塊、數據線控制模塊、突觸陣列模塊、輸出層神經元模塊和實驗報告模塊；

輸入層神經元模塊的輸出端連接數據線控制模塊的輸入端和可塑性學習模塊的輸入端，可塑性學習模塊的輸出端連接數據線控制模塊的輸入端，數據線控制模塊的輸出端連接突觸陣列模塊的輸入端，突觸陣列模塊的輸出端連接輸出層神經元的輸入端，輸出層神經元的輸出端連接實驗報告模塊的輸入端；

所述的可塑性學習模塊包括突觸地址寄存模塊、多個突觸計算模塊、突觸權重寄存器、多個突觸后脈沖產生模塊；輸入層神經元模塊的輸出端將突觸前脈沖輸入給每個突觸計算模塊；每個突觸計算模塊計算出更新后的突觸權重并通過第二突觸權重連接線輸入到突觸權重寄存器，通過第一突觸權重連接線輸入到每個突觸后脈沖產生模塊；所述的突觸后脈沖產生模塊的輸出端通過突觸后脈沖連接線將突觸后脈沖輸入到每個突觸計算模塊；突觸權重寄存器通過突觸權重輸出端口接突觸陣列模塊；突觸地址寄存模塊的輸出端接突觸陣列模塊；

所述的每個突觸計算模塊包括狀態機和加法器；所述的狀態機從突觸陣列模塊讀取突觸權重，輸入到突觸后脈沖產生模塊；突觸后脈沖產生模塊根據突觸權重的大小決定突觸后脈沖產生的時間，從而調整突觸前后脈沖的時間間隔，根據時間間隔，將突觸權重變量傳輸到加法器，完成突觸權重的更新，最后傳輸到突觸陣列模塊存儲。

2.根據權利要求1所述的基于STDP法則的全數字脈沖神經網絡硬件系統，其特征在于：所述的輸入層神經元模塊包括輸入神經元計數器、圖像像素點計數器、輸入神經元；所述的輸入神經元的輸入端接圖像信息輸入連接線、輸入神經元序號連接線和輸入神經元計數器，所述的圖像像素點計數器的識別階段和初始化階段寫使能輸出端口、識別階段和初始化階段寫地址輸出端口、識別階段和初始化階段學習使能輸出端口、識別階段和初始化階段讀寫地址輸出端口連接數據線控制模塊；所述的輸入層神經元將196個輸入層神經元壓縮成28個綜合的輸入層神經元模塊，在有效降低了數字邏輯使用量的同時與28組突觸計算模塊相對應。

3.根據權利要求1所述的基于STDP法則的全數字脈沖神經網絡硬件系統，其特征在于：所述的數據線控制模塊包括數據選擇器；所述的數據選擇器；在訓練階段，數據選擇器的突觸權重輸入端口寫使能信號輸入端口、寫地址輸入端口、寫使能輸入端口、寫地址輸入端口分別控制學習階段突觸權重的讀寫，控制突觸地址的讀取；寫使能決策端口則決定寫使能輸出端口的輸出，決定由哪一列突觸陣列進行訓練；在識別階段，識別階段和初始化階段寫使能輸入端口、識別階段和初始化階段寫地址輸入端口、識別階段和初始化階段學習使能輸入端口、識別階段和初始化階段讀寫地址輸入端口，分別控制識別階段突觸權重的讀寫；初始化權重輸入端口，則控制初始化階段，突觸權重的輸入。

4.根據權利要求1所述的基于STDP法則的全數字脈沖神經網絡硬件系統，其特征在于：所述的輸出層神經元模塊包括狀態機、突觸權重寄存器、橫向抑制信號寄存器；其中狀態機根據學習使能信號、橫向抑制信號來進行狀態的跳轉，突觸權重會從突觸陣列模塊輸入到突觸權重寄存器，在訓練階段，當突觸權重的累加值超過閾值時，橫向抑制信號寄存器從橫向抑制信號輸出端口發出橫向抑制，抑制其它列向層神經元；在識別階段，累加后的突觸權重會從突觸權重輸出端口輸入到實驗報告模塊。

5.根據權利要求1所述的基于STDP法則的全數字脈沖神經網絡硬件系統，其特征在于：所述的實驗報告模塊包括編碼轉換模塊、標簽號寄存器、膜電位寄存器、最大膜電位寄存器、膜電位判斷器、正確圖像計數器和準確率計算器，在訓練階段，橫向抑制輸入端口輸入各個輸出層神經元的抑制信號，編碼轉換模塊將輸入的抑制信號轉化成4位二進制，同時標簽輸入端口將正確的標簽與轉化后的4位二進制碼進行匹配，利用標簽號寄存器進行寄存；在識別階段，權重輸入端口會輸入各層的突觸權重，膜電位寄存器會選出最大的膜電位，輸入到最大膜電位寄存器，膜電位判斷器會判斷出識別圖像的標簽和學習圖像的標簽是否一致，正確圖像計數器會對識別正確的圖像計數，通過準確率計算器計算出結果，由準確率輸出端口輸出。