[發(fā)明專利]SRAM存儲單元電路

在審

• 申請?zhí)枺?/td>: 202110518201.0
• 申請日: 2021-05-12
• 公開（公告）號: CN113113064A
• 公開（公告）日: 2021-07-13
• 發(fā)明（設(shè)計）人: 何衛(wèi)鋒;張灝;孫亞男;毛志剛
• 申請（專利權(quán)）人: 上海交通大學(xué)
• 主分類號: G11C11/4074
• 分類號: G11C11/4074;G11C11/4094
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 曹廷廷

本發(fā)明公開了一種SRAM存儲單元電路，包括第一反相器以及第二反相器，所述第一反相器與所述第二反相器構(gòu)成一負反饋電路以降低漏電流。本發(fā)明的電路中第一PMOS管、第三PMOS管、第一NMOS管和第三NMOS管構(gòu)成的第一反相器，相比于傳統(tǒng)的反相器，第三PMOS管和第三NMOS管能夠在確保反相功能的前提下將漏電路徑置于深度截止的狀態(tài)，從而將漏電流降低兩到三個數(shù)量級。類似的，第二PMOS管、第四PMOS管、第二NMOS管和第四NMOS管構(gòu)成的第二反相器，相比于傳統(tǒng)反相器具有更低的靜態(tài)功耗。第一反相器和第二反相器形成反饋結(jié)構(gòu)，可以存儲相反的數(shù)據(jù)，并顯著降低整體存儲單元的靜態(tài)功耗。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其是涉及一種SRAM存儲單元電路。

背景技術(shù)

目前SRAM的主流單元為6T結(jié)構(gòu)，請參考圖1，圖1為傳統(tǒng)的6T SRAM存儲單元電路結(jié)構(gòu)示意。為了能使6T單元工作在超低電壓，設(shè)計者往往會增大晶體管尺寸，但調(diào)整后的6T單元會帶來更大的靜態(tài)功耗，從而使得整體SRAM存儲單元陣列的功耗顯著增加。超低電壓電路是指電源電壓處于晶體管閾值電壓附近的電路，憑借自身在滿足應(yīng)用需求的前提下具備超低功耗而被廣泛應(yīng)用在SRAM中。然而，隨著電源電壓的降低，由于SRAM具有較大存儲規(guī)模且存儲單元的激活概率低的特點，SRAM存儲單元陣列的靜態(tài)功耗成為整個片上系統(tǒng)功耗的主要組成部分。

因此，需要提出一種可以有效降低靜態(tài)功耗的SRAM存儲單元。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種SRAM存儲單元電路，用于解決現(xiàn)有技術(shù)中SRAM存儲單元陣列的靜態(tài)功耗較大的問題。

為了解決以上技術(shù)問題，本發(fā)明提出一種SRAM存儲單元電路，包括：

第一PMOS管、第三PMOS管、第一NMOS管、第三NMOS管構(gòu)成的第一反相器；

第二PMOS管、第四PMOS管、第二NMOS管、第四NMOS管構(gòu)成的第二反相器；

所述第一反相器與所述第二反相器構(gòu)成一負反饋電路以降低所述SRAM存儲單元電路的漏電流。

可選地，還包括第五PMOS管構(gòu)成第一下拉網(wǎng)絡(luò)旁路以及第六PMOS管構(gòu)成第二下拉網(wǎng)絡(luò)旁路；

所述第一下拉網(wǎng)絡(luò)旁路與所述第一反相器連接；

所述第二下拉網(wǎng)絡(luò)旁路與所述第二反相器連接。

可選地，還包括第五NMOS管以及第六NMOS管；

所述第三NMOS管的源極以及所述第四NMOS管的源極與一電源電壓連接，所述第三NMOS管的漏極與所述第一PMOS管的源極連接，所述第五NMOS管的漏極與所述第一PMOS管的柵極、所述第一NMOS管的柵極、所述第四PMOS管的柵極、所述第四NMOS管的柵極、所述第二PMOS管的漏極以及所述第二NMOS管的漏極連接，所述第一PMOS管的漏極和所述第一NMOS管的漏極與所述第二NMOS管的柵極、所述第二PMOS管的柵極、所述第三NMOS管的柵極、所述第三PMOS管的柵極以及所述第六NMOS管的漏極連接，所述第一NMOS管的源極與所述第三PMOS管的漏極以及所述第五PMOS管的漏極連接；

所述第三PMOS管的源極、所述第四PMOS管的源極、所述第五PMOS管的源極以及所述第六PMOS管的源極與地電壓連接，所述第四NMOS管的漏極與所述第二PMOS管的源極連接，所述第二NMOS管的源極與所述第四PMOS管的漏極以及所述第六PMOS管的漏極連接；

所述第五NMOS管的柵極和所述第六NMOS管的柵極與字線連接，所述第五NMOS管的源極與位線連接，所述第六NMOS管的源極與位線非連接，所述第五PMOS管的柵極和所述第六PMOS管的柵極用作使能端。