[發明專利]用于存儲器件中的數據擦除的方法和裝置

有效

• 申請號: 202110508780.0
• 申請日: 2020-05-29
• 公開（公告）號: CN113140249B
• 公開（公告）日: 2023-04-11
• 發明（設計）人: 劉磊;周文犀;夏志良
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: G11C16/14
• 分類號: G11C16/14
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 張殿慧;劉健

1.一種用于存儲器件中的數據擦除的方法，包括：

在用于重置在存儲單元串中串聯連接的存儲單元的擦除操作期間，向所述存儲單元串施加P型阱信號和字線信號，其中，所述P型阱信號具有擦除電壓電平；

在所述擦除操作期間，向所述存儲單元串施加位線信號和第一選擇柵信號，其中，所述第一選擇柵信號的電平低于所述位線信號的電平。

2.根據權利要求1所述的方法，其中，向所述存儲單元串施加P型阱信號和字線信號包括：

向所述存儲單元串中的存儲單元的柵極施加所述字線信號；以及

向與所述存儲單元串的主體部分相對應的P型阱施加為正電壓的所述P型阱信號，

其中，所述字線信號具有接地電壓電平或低于一預定門限的電壓電平，并且所述低于一預定門限的電壓電平低于所述正電壓的電平。

3.根據權利要求2所述的方法，其中，向所述存儲單元串施加位線信號和第一選擇柵信號包括：

向所述存儲單元串中的第一選擇晶體管的漏極端子施加所述位線信號并且向所述第一選擇晶體管的柵極施加所述第一選擇柵信號，以相對于所述第一選擇晶體管的漏極端子，對所述第一選擇晶體管的柵極端子進行負偏置。

4.根據權利要求3所述的方法，其中，所述第一選擇晶體管是至所述存儲單元串的漏極側的最近選擇晶體管，并且所述方法還包括：

向所述存儲單元串中的與所述第一選擇晶體管相鄰設置的第二選擇晶體管的柵極施加第二選擇柵信號，以相對于所述第二選擇晶體管的漏極端子，對所述第二選擇晶體管的柵極端子進行負偏置。

5.根據權利要求4所述的方法，其中，所述位線信號具有擦除電壓電平，所述第一選擇柵信號具有低于所述擦除電壓電平的第一電壓電平，以及所述第二選擇柵信號具有低于所述第一電壓電平的第二電壓電平。

6.根據權利要求2所述的方法，還包括：

向所述存儲單元串的源極側的第三選擇晶體管的漏極端子施加位線信號并且向所述第三選擇晶體管的柵極施加第三選擇柵信號，以相對于所述源極側的第三選擇晶體管的源極/漏極端子，對所述第三選擇晶體管的柵極端子進行負偏置。

7.根據權利要求6所述的方法，其中，所述第三選擇晶體管是至所述存儲單元串的所述源極側的最近選擇晶體管，并且所述方法還包括：

向所述存儲單元串中的與所述第三選擇晶體管相鄰設置的第四選擇晶體管的柵極施加第四選擇柵信號，以相對于所述第四選擇晶體管的漏極端子，對所述第四選擇晶體管的柵極端子進行負偏置。

8.根據權利要求7所述的方法，其中，所述第三選擇柵信號具有第一電壓電平，所述第一電壓電平低于向所述存儲單元串的所述P型阱施加的所述正電壓電平，以及所述第四選擇柵信號具有低于所述第一電壓電平的第二電壓電平。

9.一種半導體存儲器件，包括：

存儲單元陣列，其至少包括存儲單元串，所述存儲單元串具有在所述存儲單元串中串聯連接的存儲單元；以及

外圍電路，其包括控制電路和分別耦合至所述控制電路的電壓發生器、行解碼器和頁緩沖電路，其中，所述電壓發生器耦合至所述行解碼器和所述頁緩沖電路，所述控制電路被配置為：

在用于重置在存儲單元串中串聯連接的存儲單元的擦除操作期間，控制所述電壓發生器向所述存儲單元串施加P型阱信號以及控制所述行解碼器向所述存儲單元串施加字線信號，其中，所述P型阱信號具有擦除電壓電平；

在所述擦除操作期間，控制所述頁緩沖電路向所述存儲單元串施加位線信號以及控制所述行解碼器向所述存儲單元串施加第一選擇柵信號，其中，所述第一選擇柵信號的電平低于所述位線信號的電平。