[發明專利]用于驅動像素的時鐘生成電路

在審

• 申請號: 202110504929.8
• 申請日: 2021-05-10
• 公開（公告）號: CN113643650A
• 公開（公告）日: 2021-11-12
• 發明（設計）人: 崔鎮鎬;金長洙;金泰根
• 申請（專利權）人: 硅工廠股份有限公司
• 主分類號: G09G3/32
• 分類號: G09G3/32
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇

1.一種時鐘生成電路，包括：

信號延遲電路，其被配置為接收與圖像數據一起接收到的數據時鐘的一個周期相對應的窗口信號，并且通過延遲所述窗口信號來生成多個延遲信號和多個反相延遲信號；

脈沖生成電路，其被配置為通過分別組合所述多個延遲信號和所述多個反相延遲信號來生成多個子信號，每個子信號具有一個脈沖；以及

信號組合電路，其被配置為使用所述多個子信號來生成用于驅動像素的驅動時鐘。

2.根據權利要求1所述的時鐘生成電路，其中，所述信號組合電路通過組合所述多個子信號中的一部分子信號來生成多個時鐘，輸出所述多個時鐘中的一個時鐘作為所述驅動時鐘，并且輸出所述多個時鐘中的另一時鐘作為用以對所述窗口信號進行計數的計數器時鐘。

3.根據權利要求1所述的時鐘生成電路，其中，所述信號組合電路生成所述驅動時鐘，使得所述驅動時鐘在所述數據時鐘的一個周期中或者在所述窗口信號的高電平處具有預定數量的脈沖。

4.根據權利要求1所述的時鐘生成電路，還包括校準初始化電路，所述校準初始化電路被配置為生成用于初始化所述信號組合電路的驅動時鐘屏蔽信號，其中，所述信號組合電路根據所述驅動時鐘屏蔽信號停止生成所述驅動時鐘以用于初始化。

5.根據權利要求4所述的時鐘生成電路，其中，在初始化的情況下，所述信號組合電路生成單電平信號，而非所述驅動時鐘。

6.根據權利要求1所述的時鐘生成電路，還包括校準選擇電路，所述校準選擇電路被配置為接收用于開始生成所述驅動時鐘的校準開始信號，并且根據所述校準開始信號將所述窗口信號或所述數據時鐘傳輸到所述信號延遲電路。

7.根據權利要求6所述的時鐘生成電路，其中，所述信號延遲電路在接收所述數據時鐘時延遲所述數據時鐘而非所述窗口信號，以生成所述多個延遲信號和所述多個反相延遲信號。

8.根據權利要求1所述的時鐘生成電路，其中，所述信號延遲電路包括彼此串聯連接的多個延遲單元，其中，為了生成一個延遲信號，所述多個延遲單元中的一個延遲單元將從另一延遲單元接收到的另一延遲信號延遲一個單位。

9.根據權利要求8所述的時鐘生成電路，其中，所述一個延遲單元通過將所述一個延遲信號反轉來生成一個反相延遲信號，所述另一延遲單元通過將所述另一延遲信號反轉來生成另一反相延遲信號，并且所述脈沖生成電路使用所述脈沖生成電路內部的脈沖生成單元通過將所述一個反相延遲信號和所述另一延遲信號組合來生成一個子信號。

10.根據權利要求9所述的時鐘生成電路，其中，所述脈沖生成單元對所述一個延遲信號和所述另一反相延遲信號進行與運算以生成所述一個子信號。

11.根據權利要求9所述的時鐘生成電路，其中，所述脈沖生成電路包括多個脈沖生成單元，以及

其中，所述信號組合電路包括第一信號組合電路和第二信號組合電路，所述第一信號組合電路被配置為通過組合由奇數編號的脈沖生成單元所生成的子信號來生成第一時鐘，所述第二信號組合電路被配置為通過組合由偶數編號的脈沖生成單元所生成的子信號來生成第二時鐘。

12.根據權利要求11所述的時鐘生成電路，其中，所述信號組合電路輸出所述第一時鐘作為所述驅動時鐘并且輸出所述第二時鐘作為用以對所述窗口信號進行計數的計數器時鐘。

13.根據權利要求1所述的時鐘生成電路，其中，所述驅動時鐘具有與所述數據時鐘的頻率的N倍相對應的頻率，其中，N是1或更大的自然數。