[發(fā)明專利]一種針對T型拓?fù)浣Y(jié)構(gòu)的DDR4地址控制線映射和Ball排列方法

有效

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• 申請日: 2021-05-07
• 公開（公告）號: CN113191110B
• 公開（公告）日: 2023-08-11
• 發(fā)明（設(shè)計）人: 梁冬梅
• 申請（專利權(quán)）人: 瓴盛科技有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/394;G06F30/398;G06F115/12
• 代理公司: 泰和泰律師事務(wù)所 51219
• 代理人: 謝執(zhí)勝

本發(fā)明提供一種針對T型拓?fù)浣Y(jié)構(gòu)的DDR4地址控制線映射和Ball排列方法，滿足信號質(zhì)量和時序裕度要求。本發(fā)明的映射和排列方法特征在于：根據(jù)過孔位置的排布，過孔相鄰的地址/控制線映射時分配在一個組內(nèi)；即在DDR控制器的配置時，共用一個延時配置。點對點的信號，對應(yīng)同一顆存儲器分配在一個組內(nèi)。DDR控制器的管腳排列，同一組內(nèi)的管腳排布位置相鄰，以保證延時相近。同一個組內(nèi)的地址/控制信號，在相同的內(nèi)層走線。綜合眼圖質(zhì)量最優(yōu)，在實現(xiàn)時序裕度最大化的同時又能降低PCB繞等長的難度。在不需要專門PCB等長處理的同時，滿足地址/控制線時序裕度的最大化，簡化PCB設(shè)計，縮小布線面積的同時保證硬件設(shè)計的一致性。

技術(shù)領(lǐng)域

本發(fā)明涉及片上系統(tǒng)(SOC)封裝排布和地址映射領(lǐng)域，具體涉及針對T型拓?fù)浣Y(jié)構(gòu)的DDR4地址控制線映射和Ball排列方法。

背景技術(shù)

隨著系統(tǒng)主頻提升，高清攝像頭的應(yīng)用，以及越來越多的算法應(yīng)用，比如人臉識別,手機，智能攝像頭系統(tǒng)的數(shù)據(jù)速率變得越來越高。系統(tǒng)中所使用的DDR存儲器速率也隨之提升，并且存儲器的數(shù)目也增多。隨之而來的就是速率提升帶來的信號完整性問題，多顆存儲器的拓?fù)浣Y(jié)構(gòu)也使得信號極具惡化，業(yè)內(nèi)常用的兩種地址/控制拓?fù)浣Y(jié)構(gòu)各有優(yōu)缺點：

T型拓?fù)浣Y(jié)構(gòu)，常用于兩片存儲器的方案，不適用于多片。Fly-by結(jié)構(gòu)，多用于多片的方案，片數(shù)越多，信號惡化越明顯，需要對分支和主線的阻抗做特殊設(shè)計以滿足阻抗匹配，同時分支的長度對速率影響明顯。本文中所探討的T型拓?fù)浣Y(jié)構(gòu)的方案，多用于同時驅(qū)動兩片存儲器的場景，相比較于Fly-by結(jié)構(gòu)，T型結(jié)構(gòu)的布局布線面積更小。它的缺點在于，在高速的應(yīng)用場景下，T型結(jié)構(gòu)的分叉點到兩個存儲器的延時差同時影響到眼圖的質(zhì)量和建立保持時間的裕度。為了保證設(shè)計滿足要求信號質(zhì)量和時序裕度，就需要控制分支等延時，同時控制組內(nèi)多跟信號線的延時差，對PCB設(shè)計要求嚴(yán)格會導(dǎo)致布線面積加大。同時容易被忽視的是，由于PCB外層和內(nèi)層的單位長度的走線延時不同，就會導(dǎo)致看起來等長的走線，實際上延時并不一致，信號質(zhì)量控制的要求交付到客戶有不可控因素。

發(fā)明內(nèi)容

本發(fā)明提供一種針對T型拓?fù)浣Y(jié)構(gòu)的DDR4地址控制線映射和Ball排列方法，滿足信號質(zhì)量和時序裕度要求。

本發(fā)明所要解決的技術(shù)問題是通過如下技術(shù)方案實現(xiàn)的：

本發(fā)明提供一種針對T型拓?fù)浣Y(jié)構(gòu)的DDR4地址控制線映射和Ball排列方法，其特征在于：根據(jù)過孔位置的排布，過孔相鄰的地址/控制線映射時分配在一個組內(nèi)；即在DDR控制器的配置時，共用一個延時配置。

優(yōu)選的，點對點的信號，對應(yīng)同一顆存儲器分配在一個組內(nèi)。

優(yōu)選的，DDR控制器的管腳排列，同一組內(nèi)的管腳排布位置相鄰，以保證延時相近。

優(yōu)選的，同一個組內(nèi)的地址/控制信號，在相同的內(nèi)層走線。

本發(fā)明的有益效果在于：綜合眼圖質(zhì)量最優(yōu)，在實現(xiàn)時序裕度最大化的同時又能降低PCB繞等長的難度，減小PCB走線面積。在不需要專門PCB等長處理的同時，滿足地址/控制線時序裕度的最大化，簡化PCB設(shè)計，縮小布線面積的同時保證硬件設(shè)計的一致性。

附圖說明

圖1是本發(fā)明的針對T型拓?fù)浣Y(jié)構(gòu)的DDR4地址控制線映射和Ball排列方法應(yīng)用案例；

圖2是本發(fā)明的針對T型拓?fù)浣Y(jié)構(gòu)的DDR4地址控制線映射和Ball排列方法針對的T型拓?fù)浣Y(jié)構(gòu)。

具體實施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合實施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。