[發明專利]一種在憶阻器陣列模塊的電路級驗證中添加隨機數的方法

有效

• 申請號: 202110494705.3
• 申請日: 2021-05-07
• 公開（公告）號: CN113257312B
• 公開（公告）日: 2022-11-15
• 發明（設計）人: 吳華強;畢雨穆;吳大斌;唐建石;高濱;錢鶴
• 申請（專利權）人: 清華大學
• 主分類號: G11C13/00
• 分類號: G11C13/00;G06F8/41
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 羅文群

本發明屬于集成電路技術領域，尤其涉及一種在憶阻器陣列模塊的電路級驗證中添加隨機數的方法。首先驗證人員設定一個憶阻器陣列模塊的寄存器傳輸級模型或行為級模型，對上述模型中的數據信號輸出端口添加一個隨機數，作為該模型的最后輸出，根據SystemVerilog語言或Verilog語言中的條件編譯語句，對隨機數進行封裝，得到一個封裝模塊，將封裝模塊的宏名稱添加到用于憶阻器陣列模塊的電路級驗證的配置文件中。從電路級驗證工作的角度來看，本發明方法使驗證工作在電路級驗證階段就能提前預估了實際電路的一定隨機偏差，可以更好地實現功能驗證，讓設計人員在芯片設計階段進行調整。相比于已有技術，本發明減少了2個數量級的驗證時間，節約了大量的人力物力成本。

技術領域

本發明屬于集成電路技術領域，尤其涉及一種在憶阻器陣列模塊的電路級驗證中添加隨機數的方法。

背景技術

憶阻器(以下簡稱RRAM)陣列模塊的寄存器傳輸級模型(以下簡稱RTL)或行為級模型是指能夠模擬實際的RRAM陣列模塊功能的仿真模型，它們是通過硬件描述語言(SystemVerilog語言或Verilog語言)進行表示的。該模型的隨機方案是指在原有模型的基礎上，通過在其輸出端注入隨機數，使得模型的輸出具備一定的隨機性，能夠模擬實際RRAM陣列模塊的輸出，以實現電路級的更有效驗證。該方案在基于憶阻器的存算一體芯片從設計到實現的電路級驗證工作中扮演著重要角色。

RRAM是一種新型存儲器件，它是通過薄膜材料在不同的電阻狀態之間的轉換來實現數據存儲的。基于憶阻器的存算一體技術的核心功能單元是RRAM陣列模塊，它能夠將存儲與計算功能融為一體，但是該模塊的實際電路是模擬的，并且其輸出會因為IR drop、ADC(模數轉換)、信噪比而產生隨機誤差累積的問題。因此對基于RRAM的存算一體芯片的驗證往往用的是更高層次的抽象模型或數模混仿，前者難以實現電路級的功能驗證，后者仿真時間長。電路級驗證工作中往往使用簡單的RRAM模型，只能進行簡單的功能驗證。但是電路級驗證對芯片的成功流片是十分重要的，否則一旦功能驗證有漏洞需要重復進行，就有可能造成大量的人力物力的浪費。

發明內容

本發明的目的是提出一種憶阻器陣列模塊的電路級驗證中添加隨機數的方法，以實現憶阻器陣列模塊的有效的功能驗證，為RRAM陣列的RTL或行為級模型增加了輸出隨機注入的方案，提升了電路級驗證工作的有效性。

本發明提出的憶阻器陣列模塊的電路級驗證中添加隨機數的方法，包括以下步驟：

(1)驗證人員設定一個憶阻器陣列模塊的寄存器傳輸級模型或行為級模型，模型中包含控制信號的輸入端口定義、輸出端口定義和數據信號的輸入端口定義、輸出端口定義；

(2)對上述模型中的數據信號輸出端口添加一個隨機數，作為該模型的最后輸出，該隨機數的表達形式為SystemVerilog語言或Verilog語言寫成的代碼；

(3)根據SystemVerilog語言或Verilog語言中的編譯語句，對步驟(2)隨機數的SystemVerilog語言或Verilog語言的代碼進行封裝，得到一個封裝模塊，并為封裝模塊設定一個宏名稱，所述的封裝模塊中的第一部分為由編譯語句中的肯定語句封裝的步驟(2)中的代碼，封裝模塊中的第二部分為由編譯語句中的否定語句封裝的模型中數據輸出端口的數據；

(4)將步驟(3)的封裝模塊的宏名稱添加到用于憶阻器陣列模塊的電路級驗證的配置文件中，實現對憶阻器陣列模塊的電路級驗證中隨機數的添加。

本發明提出的憶阻器陣列模塊的電路級驗證中添加隨機數的方法，其優點是：