[發明專利]半導體結構的制備方法和半導體結構

有效

• 申請號: 202110476539.4
• 申請日: 2021-04-29
• 公開（公告）號: CN113192828B
• 公開（公告）日: 2023-04-11
• 發明（設計）人: 宛強;占康澍;夏軍;李森;徐朋輝;劉濤
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/768;H10B12/00;H01L21/336;H01L29/78
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 王歡;黃健

本發明提供一種半導體結構的制備方法和半導體結構，涉及半導體技術領域，旨在解決半導體的外圍電路中晶體管穩定性較低的問題。該半導體的制備方法包括提供基底；基底中具有有源區；在基底上形成柵極層；在柵極層的外周形成隔離結構；在遠離柵極層的方向上，隔離結構至少包括中空部和隔離部；在柵極層和隔離結構的頂表面上形成絕緣結構；形成接觸插塞；接觸插塞穿設絕緣結構，接觸插塞靠近基底的一端與有源區電連接，接觸插塞位于隔離結構的遠離柵極層的一側；形成導電層；導電層與接觸插塞遠離基底的一端電連接。本發明能夠有效提高半導體結構中晶體管的穩定性，提升半導體結構的工作性能。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構的制備方法和半導體結構。

背景技術

動態隨機存取存儲器(Dynamic?Random?Access?Memory，簡稱DRAM)是一種高速地、隨機地寫入和讀取數據的半導體存儲器，被廣泛地應用到數據存儲設備或裝置中。

DRAM器件的電路結構包括位于核心區域的核心電路，以及位于外圍區域的外圍電路。其中，核心區域中分布有多個呈陣列排布的存儲單元，核心電路主要用于為多個存儲單元提供驅動電流，以實現存儲單元的存儲過程。外圍電路圍設在核心電路的外圍，主要用于為核心電路提供驅動電流，同時控制核心電路的工作時序。外圍電路中主要包括晶體管，晶體管結構的穩定性影響外圍電路的工作性能。

然而，目前的外圍電路中，晶體管的穩定性較低，影響外圍電路的工作性能。

發明內容

為了解決背景技術中提到的至少一個問題，本發明提供一種半導體結構的制備方法和半導體結構，能夠有效提高半導體結構中晶體管的穩定性，提升半導體結構的工作性能。

為了實現上述目的，第一方面，本發明提供一種半導體結構的制備方法，包括：

提供基底；基底中具有有源區。

在基底上形成柵極層。

在柵極層的外周形成隔離結構；在遠離柵極層的方向上，隔離結構至少包括中空部和隔離部。

在隔離結構的頂表面上形成絕緣結構。

形成接觸插塞；接觸插塞穿設絕緣結構，接觸插塞靠近基底的一端與有源區電連接，接觸插塞位于隔離結構的遠離柵極層的一側。

形成導電層；導電層與接觸插塞遠離基底的一端電連接。

本發明提供的半導體結構的制備方法，通過在基底上形成柵極層，并且在柵極層的外周形成隔離結構，利用隔離結構保護柵極層。通過在隔離結構的遠離柵極層的一側形成接觸插塞，利用接觸插塞連接有源區和導電層，實現有源區與導電層之間電信號傳輸。其中，通過將隔離結構設置在為中空部和隔離部，通過中空部形成空氣隙(Air?Gap)，通過中空部和隔離部共同阻隔柵極層和接觸插塞，避免兩者之間發生電接觸或信號干擾的問題，從而有助于減小半導體結構的特征尺寸，提高半導體結構的穩定性，從而提升半導體結構的工作性能。

在上述的半導體結構的制備方法中，可選的是，在提供基底的步驟中，包括：

在基底中形成有源區和隔離區；

在有源區中形成依次排布的源極區、源極低摻雜區、溝道區、漏極低摻雜區和漏極區。

通過設置源極低摻雜區和漏極低摻雜區，可以與隔離結構相互配合，并且有助于減小源漏極之間的漏電流。

在上述的半導體結構的制備方法中，可選的是，在基底上形成柵極層的步驟中，包括：

在基底上形成第一介質層；第一介質層與溝道區相對設置；

在第一介質層的頂表面上形成柵極半導體層；

在柵極半導體層的頂表面上形成柵極導電層；