[發明專利]一種S型可配置延時線、時鐘結構及時鐘延時調整方法

有效

• 申請號: 202110475210.6
• 申請日: 2021-04-29
• 公開（公告）號: CN113312864B
• 公開（公告）日: 2023-03-21
• 發明（設計）人: 蔣劍鋒;欒曉琨;邊少鮮;鄧宇
• 申請（專利權）人: 飛騰信息技術有限公司
• 主分類號: G06F30/3312
• 分類號: G06F30/3312;G06F1/04
• 代理公司: 湖南兆弘專利事務所(普通合伙) 43008
• 代理人: 周長清

1.一種S型可配置延時線，其特征在于，包括延時線單元鏈，所述延時線單元鏈的一端通過節點B與時鐘輸入Clock相連，所述時鐘輸入Clock為時鐘輸入port；所述延時線單元鏈的另一端通過節點A與主體時鐘結構的內部時鐘主干相連，進行時鐘latency調整；所述延時線單元鏈包括處理單元S_cel l和延時線S_net，所述延時線S_net為多條且排列成S型；

每條所述延時線S_net均包括一層以上的金屬layer；

所有所述layer均與時鐘輸入Clock的時鐘輸入port形成垂直關系布置。

2.根據權利要求1所述的S型可配置延時線，其特征在于，每條所述layer均具有中心節點J，通過中心節點J分成兩段L1和L2，L1＝L2。

3.根據權利要求1或2所述的S型可配置延時線，其特征在于，所有所述layer的堆疊高度為S型可配置延時線的堆疊高度H，H為節點A和節點B之間的物理距離，H＝n*(W_layer+S_layer)，其中W_layer為延時線S_net的寬度，S_layer為延時線S_net在當前工藝下與相鄰延時線S_net之間滿足設計規則的最小間距，n為延時線S_net的條數。

4.一種基于上述權利要求1-3中任意一項S型可配置延時線的時鐘結構，其特征在于，包括時鐘主體結構、時鐘輸入Clock及所述S型可配置延時線，依據時鐘主體結構中的delay/early需求與基準S_delay的關系，所述時鐘主體結構通過所述節點A接入S型可配置延時線的相對應的所述延時線S_net上，令所述節點A和所述節點B直接互聯，以實現delay/early的需求；所有所述延時線S_net均與時鐘輸入port成垂直關系。

5.根據權利要求4所述的時鐘結構，其特征在于，所述時鐘主體結構通過所述節點A接入相對應的所述延時線S_net上的中心節點J上。

6.根據權利要求5所述的時鐘結構，其特征在于，所述基準S_delay為單個處理單元S_cell加單個延時線S_net組合的延時值，稱為基準S_delay。

7.一種基于上述權利要求1-3中任意一項S型可配置延時線的時鐘延時調整方法，其特征在于，步驟為：

步驟S1：得到主體時鐘結構；

步驟S2：得到S型可配置延時線；所述延時線單元鏈包括處理單元S_cel l和延時線S_net，所述延時線S_net為多條且排列成S型；所述延時線單元鏈的一端通過節點B與時鐘輸入Clock相連，所述時鐘輸入Clock為時鐘輸入port；所述延時線單元鏈的另一端通過節點A與主體時鐘結構的內部時鐘主干相連，進行時鐘latency調整；所有所述layer均與時鐘輸入Clock的時鐘輸入port形成垂直關系布置；

步驟S3：根據delay/early需求，計算出需求值與基準S_delay的關系，然后將節點A接入相對應的一個節點中；

步驟S4：時鐘主干復制一條同等通路，通過節點A和節點B直接互聯，完成調整。

8.根據權利要求7所述的時鐘延時調整方法，其特征在于，所述基準S_delay為單個處理單元S_cel l加單個延時線S_net組合的延時值，稱為基準S_delay。

9.根據權利要求7所述的時鐘延時調整方法，其特征在于，每條所述layer均具有中心節點J，所述節點A與中心節點J相連。