[發明專利]半導體結構、半導體器件及其制造方法

在審

• 申請號: 202110474903.3
• 申請日: 2021-04-29
• 公開（公告）號: CN113314497A
• 公開（公告）日: 2021-08-27
• 發明（設計）人: 吳俊毅;余振華;劉重希
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L21/48
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

結構包括：芯襯底，附接至再分布結構的第一側，其中，第一再分布結構包括第一導電部件和第一介電層，其中，每個芯襯底包括導電柱，其中，芯襯底的導電柱物理和電接觸第一導電部件；密封劑，在再分布結構的第一側上方延伸，其中，密封劑沿每個芯襯底的側壁延伸；以及集成器件封裝件，連接至第一再分布結構的第二側。本申請的實施例還涉及半導體結構、半導體器件及其制造方法。

技術領域

本申請的實施例涉及半導體結構、半導體器件及其制造方法。

背景技術

半導體工業通過不斷減小最小部件尺寸來不斷提高各個電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，這允許更多的組件(因此更多的功能)集成至給定區域中。具有高功能的集成電路需要許多輸入/輸出焊盤。但是，對于小型化很重要的應用，可能要求小封裝件。

隨著對縮小電子器件的需求的增長，已經出現了對更小且更具創造性的半導體管芯封裝技術的需求。這種封裝系統的實例是疊層封裝(PoP)技術。在PoP器件中，在底部半導體封裝件的頂部上堆疊頂部半導體封裝件，以提供高水平的集成度和組件密度。PoP技術通常能夠在印刷電路板(PCB)上生產具有增強功能和小覆蓋區的半導體器件。

發明內容

本申請的一些實施例提供了一種半導體器件，包括：第一互連結構，所述第一互連結構包括位于所述第一互連結構的第一側上的導電柱；第二互連結構，所述第二互連結構包括位于所述第二互連結構的第一側上的導電柱，其中，所述第二互連結構與所述第一互連結構橫向相鄰；底部填充材料，在所述第一互連結構的所述第一側上方、所述第二互連結構的第一側上方延伸，并且在所述第一互連結構和所述第二互連結構之間延伸；第一再分布結構，在所述第一互連結構的所述第一側上方和所述第二互連結構的所述第一側上方延伸，其中，所述第一再分布結構電連接至所述第一互連結構的所述導電柱和所述第二互連結構的所述導電柱；以及集成器件封裝件，附接至所述第一再分布結構。

本申請的另一些實施例提供了一種半導體結構，包括：多個芯襯底，附接至第一再分布結構的第一側，其中，所述第一再分布結構包括多個第一導電部件和多個第一介電層，其中，所述多個芯襯底的每個芯襯底包括導電柱，其中，所述多個芯襯底的所述導電柱物理和電接觸所述多個第一導電部件的第一導電部件；密封劑，在所述第一再分布結構的所述第一側上方延伸，其中，所述密封劑沿所述多個芯襯底的每個芯襯底的側壁延伸；以及集成器件封裝件，連接至所述第一再分布結構的第二側。

本申請的又一些實施例提供了一種制造半導體器件的方法，包括：將互連結構附接至載體，其中，所述互連結構的每一個包括導電柱；在所述互連結構上方形成密封劑，其中，所述密封劑在相鄰的所述互連結構之間延伸；對所述密封劑實施平坦化工藝以暴露所述導電柱，其中，在實施所述平坦化工藝之后，所述密封劑和所述導電柱具有共面的表面；以及在所述密封劑和所述導電柱上形成第一再分布層，其中，所述第一再分布層的底部再分布層電連接至所述導電柱。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據一些實施例的互連結構的截面圖。

圖2A、圖2B和圖2C示出了根據一些實施例的在載體襯底上形成結構的中間步驟的截面圖和平面圖。

圖3、圖4、圖5、圖6、圖7、圖8和圖9示出了根據一些實施例的形成封裝結構的中間步驟的截面圖。

圖10示出了根據一些實施例的形成封裝結構的中間步驟的平面圖。

圖11示出了根據一些實施例的形成封裝結構的中間步驟的截面圖。

圖12、圖13、圖14、圖15、圖16、圖17和圖18示出了根據一些實施例的形成封裝結構的中間步驟的截面圖。