[發明專利]分頻器及其控制方法、時鐘信號生成電路和電子設備

在審

• 申請號: 202110473522.3
• 申請日: 2021-04-29
• 公開（公告）號: CN113162619A
• 公開（公告）日: 2021-07-23
• 發明（設計）人: 楊新;馮奎景;嚴迪超
• 申請（專利權）人: 北京奕斯偉計算技術有限公司;廣州全盛威信息技術有限公司
• 主分類號: H03L7/181
• 分類號: H03L7/181
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 張筱寧;宋海斌

本申請提供了一種分頻器及其控制方法、時鐘信號生成電路和電子設備。該分頻器包括：第一信號發生單元生成包括至少一個第一信號的第一信號序列，時鐘信號序列的每組時鐘信號包括2n+1個時鐘信號；第一信號的跳變沿，與一組時鐘信號的第n+2個時鐘信號的跳變沿對應；反相單元；第二信號發生單元生成包括至少一個第二信號的第二信號序列，第二信號中，跳變沿與一組反相時鐘信號中第1個反相時鐘信號的跳變沿對應，反相跳變沿與第n+1個反相時鐘信號的跳變沿對應；組合邏輯單元對第一信號序列和第二信號序列做組合邏輯運算；二分頻單元用于生成等占空比的2n+1分頻信號序列。本申請能夠降低競爭冒險的幾率，降低產生信號毛刺幾率。

技術領域

本申請涉及分頻電路技術領域，具體而言，本申請涉及一種分頻器及其控制方法、時鐘信號生成電路和電子設備。

背景技術

在某些電路設計中，需要頻率為時鐘頻率的奇數分頻且占空比為等占空比的分頻信號。

目前常用的等占空比的奇數分頻器，多采用兩個電路分支分別檢測時鐘信號的上升沿和下降沿，觸發得到兩個中間變量，再通過組合邏輯電路得到分頻信號。

但在，實際電路中信號通過電路分支的各邏輯單元連線時存在一定延遲，導致分頻過程容易出現競爭冒險現象，容易產生毛刺，容易導致輸出的分頻信號難以預料。

發明內容

本申請針對現有方式的缺點，提出一種分頻器及其控制方法、時鐘信號生成電路和電子設備，用以解決現有的等占空比的奇數分頻器存在分頻過程容易產生毛刺信號或競爭冒險的技術問題。

第一個方面，本申請實施例提供了一種分頻器，包括：第一信號發生單元，用于根據時鐘信號序列，生成包括至少一個第一信號的第一信號序列并輸出；所述時鐘信號序列的每組時鐘信號包括2n+1個時鐘信號，n為正整數；所述第一信號的跳變沿，與一組所述時鐘信號的第n+2個時鐘信號的跳變沿對應；反相單元；第二信號發生單元，輸入端與所述反相單元的輸出端電連接，用于根據與所述時鐘信號序列相位相反的反相時鐘信號序列，生成包括至少一個第二信號的第二信號序列并輸出；所述第二信號中，跳變沿與一組反相時鐘信號中第1個反相時鐘信號的跳變沿對應，反相跳變沿與第n+1個反相時鐘信號的跳變沿對應；組合邏輯單元，兩個輸入端分別與所述第一信號發生單元和第二信號發生單元的輸出端電連接，對所述第一信號序列和所述第二信號序列做組合邏輯運算，得到包括至少兩個第三信號的第三信號序列并輸出；二分頻單元，輸入端與所述組合邏輯單元的輸出端電連接，用于根據所述第三信號序列，生成等占空比的2n+1分頻信號序列。

可選地，所述第一信號發生單元包括第一計數器，所述第一計數器的時鐘端，作為所述第一信號發生單元的輸入端，用于接收所述時鐘信號序列，所述第一計數器用于對所述時鐘信號序列中的時鐘信號進行計數，生成并輸出至少一組所述時鐘信號；所述第二信號發生單元包括第二計數器，所述第二計數器的時鐘端，作為所述第二信號發生單元的輸入端，用于接收所述反相時鐘信號序列，所述第二計數器用于對所述反相時鐘信號序列中的反相時鐘信號進行計數，生成并輸出至少一組所述反相時鐘信號。

可選地，所述第一信號發生單元包括第一中間信號生成單元，其將所述第一計數器的計數值的第一子集和第二子集分別映射到所述第一信號的第一電位和第二電位；以及所述第二信號發生單元包括第二中間信號生成單元，其將所述第二計數器的計數值的第一子集和第二子集分別映射到所述第二信號的第一電位和第二電位。