[發(fā)明專利]用于FPGA支持全路徑的電路延遲檢測(cè)器及檢測(cè)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202110473251.1
• 申請(qǐng)日: 2021-04-29
• 公開(kāi)（公告）號(hào): CN113125944B
• 公開(kāi)（公告）日: 2023-06-02
• 發(fā)明（設(shè)計(jì)）人: 姜偉雄;哈亞軍
• 申請(qǐng)（專利權(quán)）人: 上?？萍即髮W(xué)
• 主分類號(hào): G01R31/317
• 分類號(hào): G01R31/317
• 代理公司: 上海申匯專利代理有限公司 31001
• 代理人: 徐俊;徐穎

1.一種用于FPGA支持全路徑的電路延遲檢測(cè)器，其特征在于，包括兩個(gè)影子寄存器和一個(gè)相移時(shí)鐘；兩個(gè)影子寄存器由被檢組合邏輯輸出作為時(shí)鐘，由相移時(shí)鐘SCLK作為數(shù)據(jù)，兩個(gè)影子寄存器分別在被檢組合邏輯輸出的上升沿和下降沿被觸發(fā)，對(duì)相移時(shí)鐘進(jìn)行采樣，兩個(gè)影子寄存器的輸出經(jīng)過(guò)或門(mén)輸出，或門(mén)輸出作為同步寄存器輸入，同步寄存器的時(shí)鐘為被檢組合邏輯時(shí)鐘MCLK，同步寄存器的輸出作為電路延遲檢測(cè)器的輸出，相移時(shí)鐘SCLK與被檢組合邏輯時(shí)鐘MCLK同頻率，SCLK與MCLK相位差可調(diào)。

2.根據(jù)權(quán)利要求1所述用于FPGA支持全路徑的電路延遲檢測(cè)器的檢測(cè)方法，其特征在于，將相移時(shí)鐘SCLK與組合邏輯時(shí)鐘MCLK的相位差從0以固定間隔時(shí)間逐漸調(diào)整到360；當(dāng)SCLK與MCLK相位差較小時(shí)，SCLK的下升沿將早于組合邏輯的邊沿到達(dá)，此時(shí)延遲檢測(cè)器采樣結(jié)果為0；當(dāng)SCLK與MCLK的相位差逐漸增大，使得SCLK的下降沿晚于組合邏輯邊沿到達(dá)，此時(shí)延遲檢測(cè)器采樣結(jié)果為1，0到1發(fā)生跳變點(diǎn)表示相移時(shí)鐘的下升沿與組合邏輯的輸出邊沿重合；當(dāng)相位差進(jìn)一步增大，以至于SCLK的上升沿在組合邏輯邊沿之后到達(dá)，此時(shí)延遲檢測(cè)器采樣結(jié)果為0，1到0跳變點(diǎn)表示相移時(shí)鐘的上升沿與組合邏輯的輸出邊沿重合；相移時(shí)鐘的相位已知，檢測(cè)器采樣值發(fā)生跳變的相位反映了組合邏輯邊沿與相移時(shí)鐘邊沿的位置關(guān)系，進(jìn)而間接測(cè)得被檢組合邏輯的延時(shí)。