[發(fā)明專利]一種三維堆疊芯片封裝結(jié)構(gòu)及封裝方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202110470162.1
• 申請(qǐng)日: 2021-04-28
• 公開（公告）號(hào): CN113192946A
• 公開（公告）日: 2021-07-30
• 發(fā)明（設(shè)計(jì)）人: 孫鵬;曹立強(qiáng);張凱
• 申請(qǐng)（專利權(quán)）人: 華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心有限公司
• 主分類號(hào): H01L25/18
• 分類號(hào): H01L25/18;H01L23/535;H01L23/31;H01L21/98
• 代理公司: 北京三聚陽光知識(shí)產(chǎn)權(quán)代理有限公司 11250
• 代理人: 王鍇

本發(fā)明提供一種三維堆疊芯片封裝結(jié)構(gòu)及封裝方法，三維堆疊芯片封裝結(jié)構(gòu)包括：第一芯片，第一芯片的正面設(shè)置有若干第一導(dǎo)電連接件；第四芯片，所述第四芯片位于所述第一芯片的部分區(qū)域上，所述第四芯片的正面設(shè)置有若干第四導(dǎo)電連接件，部分所述第四導(dǎo)電連接件與部分所述第一導(dǎo)電連接件連接。第一芯片與第四芯片之間的連接路線短，有利于降低芯片互聯(lián)之間的傳輸損耗，適用于高頻等嚴(yán)苛的應(yīng)用場(chǎng)景，且由于第一導(dǎo)電連接件和第四導(dǎo)電連接件直接連接，因此第一導(dǎo)電連接件和第四導(dǎo)電連接件之間無需設(shè)置重布線，因此使得芯片的集成密度提高，三維堆疊芯片封裝結(jié)構(gòu)的集成密度提高。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片封裝技術(shù)領(lǐng)域，具體涉及一種三維堆疊芯片封裝結(jié)構(gòu)及封裝方法。

背景技術(shù)

隨著微電子技術(shù)的不斷進(jìn)步，集成電路的特征尺寸不斷縮小，互連密度不斷提高，對(duì)封裝體的尺寸要求也越來越嚴(yán)格，而如何將多種不同的芯片高密度集成封裝在一個(gè)盡可能小的模組中，無疑是如今芯片封裝領(lǐng)域小型化潮流中的一個(gè)主要方向。

目前業(yè)內(nèi)主流的扇出型封裝技術(shù)，通常是先將芯片重構(gòu)成晶圓，然后在該晶圓上進(jìn)行重新布線來實(shí)現(xiàn)芯片的扇出封裝(例如eWLB)，多種不同芯片的集成封裝當(dāng)然也可以以此方式進(jìn)行，但該方案尚存在如下問題：(1)多種芯片均是二維形式平鋪在載板上，相對(duì)來說對(duì)三維方向的利用率不足，二維上的封裝面積勢(shì)必較大，不利于更小型化的要求；(2)芯片之間均通過重布線層來進(jìn)行連接，勢(shì)必會(huì)增加芯片之間的互聯(lián)傳輸損耗，不能適用于高頻等更加嚴(yán)苛的應(yīng)用場(chǎng)景。

發(fā)明內(nèi)容

因此，本發(fā)明要解決的技術(shù)問題在于克服現(xiàn)有技術(shù)中多芯片封裝結(jié)構(gòu)存在集成密度低且芯片之間的互聯(lián)傳輸損耗大的問題，從而提供一種三維堆疊芯片封裝結(jié)構(gòu)及封裝方法。

本發(fā)明提供一種三維堆疊芯片封裝結(jié)構(gòu)，包括：第一芯片，第一芯片的正面設(shè)置有若干第一導(dǎo)電連接件；第四芯片，所述第四芯片位于所述第一芯片的部分區(qū)域上，所述第四芯片的正面設(shè)置有若干第四導(dǎo)電連接件，部分所述第四導(dǎo)電連接件與部分所述第一導(dǎo)電連接件連接。

可選的，還包括：第二芯片，所述第二芯片的正面設(shè)置有若干第二導(dǎo)電連接件，第二芯片位于第一芯片的側(cè)部且與第一芯片間隔，所述第二芯片和所述第一芯片的正面朝向相同；所述第四芯片自第一芯片的部分區(qū)域上延伸至第二芯片的部分區(qū)域上，部分所述第四導(dǎo)電連接件與部分所述第二導(dǎo)電連接件連接。

可選的，還包括：第三芯片，所述第三芯片位于所述第一芯片和所述第二芯片之間，所述第三芯片的正面設(shè)置有若干第三導(dǎo)電連接件，且所述第三芯片與所述第一芯片的正面朝向相同；所述第三芯片在第一方向上的尺寸大于第一芯片在第一方向上的尺寸且大于第二芯片在第一方向上的尺寸，第一方向垂直于自第一芯片至第二芯片的排布方向且平行于第一芯片、第二芯片和第三芯片的正面；所述第四芯片自所述第一芯片的部分區(qū)域上橫跨所述第三芯片延伸至所述第二芯片的部分區(qū)域上，部分所述第四導(dǎo)電連接件與部分所述第三導(dǎo)電連接件連接。

可選的，還包括：第一塑封層，所述第一塑封層位于所述第一芯片、所述第二芯片和所述第三芯片的側(cè)部；所述第一塑封層朝向所述第四芯片的表面至所述第一芯片的背面之間的距離小于或者等于所述第一導(dǎo)電連接件的頂面至所述第一芯片的背面之間的距離，所述第一塑封層朝向所述第四芯片的表面至所述第二芯片的背面之間的距離小于或者等于所述第二導(dǎo)電連接件的頂面至所述第二芯片的背面之間的距離；所述第一塑封層朝向所述第四芯片的表面至所述第三芯片的背面之間的距離小于或者等于所述第三導(dǎo)電連接件的頂面至所述第三芯片的背面之間的距離；第二塑封層，所述第二塑封層位于所述第一塑封層上且包圍所述第四芯片。

可選的，還包括：位于所述第二塑封層中的第一導(dǎo)電柱，所述第一導(dǎo)電柱位于所述第四芯片的側(cè)部且與部分所述第一導(dǎo)電連接件連接；位于所述第二塑封層中的第二導(dǎo)電柱，所述第二導(dǎo)電柱位于所述第四芯片的側(cè)部且與部分所述第二導(dǎo)電連接件連接；位于所述第二塑封層中的第三導(dǎo)電柱，所述第三導(dǎo)電柱位于所述第四芯片的側(cè)部且與部分所述第三導(dǎo)電連接件連接。