[發(fā)明專利]一種用于多端口ESD保護(hù)的器件結(jié)構(gòu)

在審

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• 申請日: 2021-04-28
• 公開（公告）號: CN113140558A
• 公開（公告）日: 2021-07-20
• 發(fā)明（設(shè)計(jì)）人: 鄧樟鵬
• 申請（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 上海浦一知識產(chǎn)權(quán)代理有限公司 31211
• 代理人: 戴廣志

本發(fā)明提供一種用于多端口ESD保護(hù)的器件結(jié)構(gòu)，第一、第二PMOS；位于第一、第二PMOS之間的P阱；第一PMOS包含第一N阱；第一N阱上設(shè)有第一、第二N+區(qū)及第一、第二P+區(qū)；第一N+區(qū)、第一P+區(qū)、第二N+區(qū)及第一N阱連接至電源電壓VDD1；第二P+區(qū)連接至第一IO端；P阱上設(shè)有第三N+區(qū)、第三P+區(qū)及第四N+區(qū)；第三N+區(qū)、第三P+區(qū)及第四N+區(qū)共同接地；第二PMOS包含第二N阱；第二N阱上設(shè)有第五N+區(qū)、第四P+區(qū)、第五P+區(qū)及第六N+區(qū)；第五N+區(qū)、第四P+區(qū)、第六N+區(qū)及第二N阱共同連接至第二電源電壓VDD2；第五P+區(qū)連接至第二IO端。本發(fā)明可實(shí)現(xiàn)五個(gè)端口之間的ESD保護(hù)，方便電路設(shè)計(jì)和節(jié)省IO的面積，提高芯片的整體ESD性能。

技術(shù)領(lǐng)域

本發(fā)明設(shè)計(jì)半導(dǎo)體技術(shù)領(lǐng)域，特別是涉及一種用于多端口ESD保護(hù)的器件結(jié)構(gòu)。

背景技術(shù)

如圖1所示，圖1顯示為現(xiàn)有技術(shù)中ESD保護(hù)電路結(jié)構(gòu)示意圖。ESD保護(hù)電路通常在VDD與GND，VDD與IO，IO與GND之間分別都需要放置ESD保護(hù)器件，這樣才能建立任何兩個(gè)Pin之間的ESD通路。

但是由于傳統(tǒng)的ESD保護(hù)電路不能夠?qū)崿F(xiàn)較多端口的ESD保護(hù)，同時(shí)電路設(shè)計(jì)和IO的面積較大，不能整體提高ESD性能。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種用于多端口ESD保護(hù)的器件結(jié)構(gòu)，用于解決現(xiàn)有技術(shù)中ESD保護(hù)電路不能夠?qū)崿F(xiàn)較多端口的ESD保護(hù)，同時(shí)電路設(shè)計(jì)和IO的面積較大，不能整體提高ESD性能的問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種用于多端口ESD保護(hù)的器件結(jié)構(gòu)，至少包括：第一、第二PMOS；位于所述第一、第二PMOS之間的P阱；

所述第一PMOS包含第一N阱；所述第一N阱上設(shè)有第一、第二N+區(qū)以及第一、第二P+區(qū)；所述第一N+區(qū)、第一P+區(qū)、第二N+區(qū)以及所述第一N阱共同連接至電源電壓VDD1；所述第二P+區(qū)連接至第一IO端；

所述P阱上設(shè)有第三N+區(qū)、第三P+區(qū)以及第四N+區(qū)；并且所述第三N+區(qū)、第三P+區(qū)以及第四N+區(qū)共同接地；

所述第二PMOS包含第二N阱；所述第二N阱上設(shè)有第五N+區(qū)、第四P+區(qū)、第五P+區(qū)以及第六N+區(qū)；所述第五N+區(qū)、第四P+區(qū)、所述第六N+區(qū)以及所述第二N阱共同連接至第二電源電壓VDD2；所述第五P+區(qū)連接至第二IO端。

優(yōu)選地，所述第一N阱上的所述第一P+區(qū)和所述第二P+區(qū)位于所述第一N+區(qū)和所述第二N+區(qū)之間。

優(yōu)選地，所述第一N阱上的所述第一P+區(qū)靠近所述第一N+區(qū)；所述第一N阱上的所述第二P+區(qū)靠近所述第二N+區(qū)。

優(yōu)選地，所述P阱上的所述第三P+區(qū)位于所述第三N+區(qū)和所述第四N+區(qū)之間。

優(yōu)選地，所述P阱上的所述第三N+區(qū)靠近所述第一N阱上的所述第二N+區(qū)。

優(yōu)選地，所述第二N阱上的所述第四P+區(qū)和第五P+區(qū)位于所述第五N+區(qū)和所述第六N+區(qū)之間。

優(yōu)選地，所述第二N阱上的所述第四P+區(qū)靠近所述第五N+區(qū)；所述第五P+區(qū)靠近所述第六N+區(qū)。

優(yōu)選地，所述第二N阱上的所述第五N+區(qū)靠近所述P阱上的所述第四N+區(qū)。

優(yōu)選地，所述第一、第二N+區(qū)為所述第一PMOS的源極；所述第二P+區(qū)為所述第一PMOS的漏極。

如上所述，本發(fā)明的用于多端口ESD保護(hù)的器件結(jié)構(gòu)，具有以下有益效果：本發(fā)明基于在兩個(gè)傳統(tǒng)ESD PMOS中間放置P阱，P阱中放置兩個(gè)N+區(qū)和一個(gè)P+區(qū)。兩個(gè)ESD PMOS的漏極端分別接兩個(gè)IO端，源極端和N阱端分別接對應(yīng)的電源電壓端。該結(jié)構(gòu)只要一個(gè)結(jié)構(gòu)，即可實(shí)現(xiàn)五個(gè)端口之間的ESD保護(hù)，方便電路設(shè)計(jì)和節(jié)省IO的面積，提高芯片的整體ESD性能。