[發明專利]集成電路的封裝方法及封裝結構

有效

• 申請號: 202110467060.4
• 申請日: 2021-04-28
• 公開（公告）號: CN113192848B
• 公開（公告）日: 2022-03-11
• 發明（設計）人: 李志國
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L27/02
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 王曉玲

本申請提供了一種集成電路的封裝方法及封裝結構。該封裝方法包括以下步驟：提供多個設置有靜電放電保護電路的芯片，各芯片具有芯片引腳，靜電放電保護電路的輸出端與芯片引腳連接；將芯片封裝到封裝基板上，封裝基板具有基板引腳，至少兩個芯片引腳與同一個基板引腳連接，其中，在集成電路的靜電放電保護標準為第一靜電放電電壓的情況下，使連接至同一個基板引腳的芯片引腳能夠通過第二靜電放電電壓，第二靜電放電電壓小于第一靜電放電電壓。上述封裝方法能夠在使集成電路通過靜電放電保護標準的同時，使芯片引腳通過的第二靜電放電電壓小于靜電放電保護標準的第一靜電放電電壓，從而縮小了芯片版圖的設計面積，降低了芯片成本。

技術領域

本發明涉及集成電路技術領域，具體而言，涉及一種集成電路的封裝方法及封裝結構。

背景技術

獨立封裝的集成電路具有需要通過的靜電放電保護標準(ESD spec)，在靜電放電(ESD)保護電路設計時，現有方案通常是保證輸入輸出引腳(IO pad)通過的靜電放電電壓(ESD電壓)均可以達到ESD spec。按照這種做法，對于多芯片封裝的集成電路產品，雖然每個芯片的IO pad的靜電放電電壓(ESD電壓)都可以單獨通過上述ESD spec，但封裝基板上的管腳(Pin)會連接到多個芯片的相同功能的IO pad，導致在封裝結構內每個基板管腳(Pin)的ESD level會遠遠高于上述ESD spec，為ESD spec的兩倍或者多倍。

例如，獨立封裝的集成電路需要通過的ESD spec為2000V，使每個芯片的IO pad都可以通過2000V的ESD電壓，封裝結構內兩個芯片的IO pad都連接到了封裝基板的同一個管腳Pin1上，此時管腳pin1通過的ESD電壓達到4000V，遠超ESD spec。

由于每個芯片都可以單獨通過ESD spec，從而使得版圖面積過大而導致浪費，增加了芯片成本。

發明內容

本發明的主要目的在于提供一種集成電路的封裝方法及封裝結構，以解決現有技術中獨立封裝的集成電路中芯片版圖面積過大而導致成本增加的問題。

為了實現上述目的，根據本發明的一個方面，提供了一種集成電路的封裝方法，包括以下步驟：提供多個設置有靜電放電保護電路的芯片，各芯片具有芯片引腳，靜電放電保護電路的輸出端與芯片引腳連接；將芯片封裝到封裝基板上，封裝基板具有基板引腳，至少兩個芯片引腳與同一個基板引腳連接，其中，在集成電路的靜電放電保護標準為第一靜電放電電壓的情況下，使連接至同一個基板引腳的芯片引腳能夠通過第二靜電放電電壓，第二靜電放電電壓小于第一靜電放電電壓。

進一步地，使連接至同一個基板引腳的芯片引腳能夠通過第二靜電放電電壓，包括：設計得到多個第一靜電放電保護電路，與第一靜電放電保護電路一一對應連接的第一芯片引腳與同一個基板引腳連接，第一芯片引腳通過的第二靜電放電電壓之和等于第一靜電放電電壓。

進一步地，按照連接至同一個基板引腳的芯片的數量將第一靜電放電電壓平均分配，以得到第二靜電放電電壓。

進一步地，封裝基板具有多個基板引腳，至少一個基板引腳與多個芯片引腳連接。

進一步地，各基板引腳與同樣數量的芯片引腳連接。

進一步地，與同一個基板引腳連接的各芯片中的靜電放電保護電路種類相同。

根據本發明的另一方面，提供了一種集成電路的封裝結構，包括：封裝基板，具有基板引腳，基板引腳的靜電放電保護標準為第一靜電放電電壓；設置有靜電放電保護電路的芯片，封裝在封裝基板上，各芯片具有芯片引腳，靜電放電保護電路的輸出端與芯片引腳連接，至少兩個芯片引腳與同一個基板引腳連接，連接至同一個基板引腳的芯片引腳能夠通過第二靜電放電電壓，第二靜電放電電壓小于第一靜電放電電壓。