[發明專利]一種屏蔽柵極溝槽器件及其制造方法

在審

• 申請號: 202110461247.3
• 申請日: 2021-04-27
• 公開（公告）號: CN113192826A
• 公開（公告）日: 2021-07-30
• 發明（設計）人: 魏雪嬌;陳莉芬;周穎
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L29/423
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 周耀君

本發明提供了一種屏蔽柵極溝槽器件的制造方法，包括：提供一半導體襯底，所述半導體襯底形成有器件單元區和電極連接區，所述電極連接區與所述器件單元區連接，其中，器件單元區形成有第一溝槽，第一溝槽內形成有屏蔽柵，所述電極連接區形成有第二溝槽，所述溝槽內形成有電極材料；沉積第一隔離層；對屏蔽柵上的所述第一隔離層進行部分刻蝕、對第一溝槽的第一方向的側壁的所述第一隔離層進行完全刻蝕，并保留第二溝槽的第二方向的電極連接區側壁的所述第一隔離層；在所述第一隔離層上形成第二隔離層；對第一溝槽側壁的第一方向的所述第二隔離層進行完全刻蝕，并保留第二溝槽的第二方向的電極連接區的側壁的所述第二隔離層。

技術領域

本發明涉及半導體集成電路制造技術領域，特別涉及一種屏蔽柵極溝槽器件及其制造方法。

背景技術

自功率MOS技術發明以來，該技術已取得了很多重要的發展和長足的進步。近年來，功率MOS技術的新器件結構和新制造工藝不斷的涌現，以達到兩個最基本的目標：最大的功率處理能力，最小的功率損耗。溝槽MOSFET(Trench MOS)技術是實現此目標最重要的技術推動力之一。最初，Trench MOS技術的發明是為了增加平面器件的溝道密度，以提高器件的電流處理能力，然而其溝道密度和漂移區電阻尚不夠理想。

所以，業界進一步提出了新的Trench MOS結構，新的Trench MOS結構不但能降低溝道密度，還能進一步降低漂移區電阻。新的Trench MOS結構中，最具代表性的是屏蔽柵/分立柵(Shield Gate/Split Gate)溝槽技術，屏蔽柵溝槽功率器件通常也稱為SGT器件，可利用其第一層多晶硅即屏蔽多晶硅(Shield)作為“體內場板”來降低漂移區的電場，從而降低漂移區電阻，所以Shield-Gate/Split Gate技術通常具有更低的導通電阻和更高的擊穿電壓。

在上下型屏蔽柵極溝槽器件SGT(Shielded Gate Trench，縮寫SGT)工藝中，屏蔽電極與柵極之間會淀積一層SiO₂作IPO(Inter-Poly Oxide，多晶硅間氧化膜)，起隔離作用，通常在Source Poly(源多晶硅)淀積之后，采用Full HDPCVD(High density plasmachemical vapor deposition，HDPCVD，高密度等離子體化學氣相淀積)和回刻工藝實現多晶硅間氧化膜的淀積，目前，高密度等離子體化學氣相淀積能填滿的最大深寬比為3:1。對于LV SGT(Low Voltage Shielded Gate Trench，低壓屏蔽柵極溝槽器件)，Trench CD(溝道尺寸)較小，淀積多晶硅間氧化膜時的深寬比較大，導致：1)Full HDP淀積時，Trench(溝道)內出現void(空洞)，導致多晶硅間氧化膜的厚度不可控；2)Partial HDP(部分高密度等離子體化學氣相淀積)淀積時，Source Poly link up(源多晶硅電極連接)區域oxide(氧化層)太薄，無法起到隔離作用。

發明內容

本發明的目的在于提供一種屏蔽柵極溝槽器件及其制造方法，以解決器件單元區的多晶硅間氧化膜厚度可控和電極連接區的多晶硅間氧化膜起到隔離作用的技術問題。

為解決上述技術問題，本發明提供一種屏蔽柵極溝槽器件的制造方法，包括

提供一半導體襯底，所述半導體襯底形成有器件單元區和電極連接區，所述電極連接區與所述器件單元區連接，其中，所述器件單元區形成有第一溝槽，所述第一溝槽內形成有屏蔽柵，所述電極連接區形成有第二溝槽，所述溝槽內形成有電極材料；

沉積第一隔離層，所述第一隔離層將所述第一溝槽的部分填充并覆蓋在所述第一溝槽側壁以及所述屏蔽柵的表面，所述第一隔離層還延伸到所述第一溝槽外部表面，所述第一隔離層覆蓋所述電極材料表面；

對所述屏蔽柵上的所述第一隔離層進行部分刻蝕、對所述第一溝槽的第一方向的側壁的所述第一隔離層進行完全刻蝕，并保留所述第二溝槽的第二方向的所述電極連接區的側壁的所述第一隔離層；