[發明專利]模擬存算一體多比特精度實現結構有效
| 申請號： | 202110461208.3 | 申請日： | 2021-04-27 |
| 公開（公告）號： | CN113364462B | 公開（公告）日： | 2022-09-02 |
| 發明（設計）人： | 張和;康旺;趙巍勝 | 申請（專利權）人： | 北京航空航天大學 |
| 主分類號： | H03M1/12 | 分類號： | H03M1/12 |
| 代理公司： | 北京三友知識產權代理有限公司 11127 | 代理人： | 單曉雙;葉明川 |
| 地址： | 100191*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 模擬 一體 比特 精度 實現 結構 | ||
1.一種模擬存算一體多比特精度實現結構，其特征在于，包括：順序連接的輸入轉換模塊、存算一體單元陣列以及輸出轉換模塊；
所述輸入轉換模塊用于將數字輸入信號轉換為模擬信號；所述存算一體單元陣列接收所述模擬信號并進行對應運算；所述輸出轉換模塊接收所述存算一體單元陣列輸出的運算結果并將所述運算結果轉換為數字輸出信號；
所述輸入轉換模塊包括多個輸入轉換單元，每行存算一體單元對應連接一輸入轉換單元，輸出轉換模塊包括多個輸出轉換單元，每列存算一體單元對應連接一輸出轉換單元；
其中，所述輸入轉換單元、所述存算一體單元陣列以及所述輸出轉換單元中的至少一者采用多比特架構；
多比特架構的存算一體單元陣列包括：第一存算一體單元以及第二存算一體單元，所述第一存算一體單元的輸出量是所述第二存算一體單元的輸出量的2n。
2.根據權利要求1所述的模擬存算一體多比特精度實現結構，其特征在于，多比特架構的輸入轉換單元包括：數模轉換器、脈沖寬度調制器、脈沖個數調制器中的至少一種。
3.根據權利要求1所述的模擬存算一體多比特精度實現結構，其特征在于，多比特架構的輸入轉換單元包括數模轉換器、脈沖寬度調制器、脈沖個數調制器中的至少兩種。
4.根據權利要求2或3所述的模擬存算一體多比特精度實現結構，其特征在于，所述脈沖個數調制器為計數器或脈沖截斷電路。
5.根據權利要求1至3任一項所述的模擬存算一體多比特精度實現結構，其特征在于，多比特架構的輸出轉換單元采用積分計數型電路、ADC中的至少一者。
6.根據權利要求5所述的模擬存算一體多比特精度實現結構，其特征在于，所述ADC為flashADC或sar ADC。
7.根據權利要求5所述的模擬存算一體多比特精度實現結構，其特征在于，所述輸出轉換單元的分辨范圍以及最小分辨區間分時可調，調控步長是2n倍。
8.根據權利要求1至3任一項所述的模擬存算一體多比特精度實現結構，其特征在于，多比特架構的輸出轉換單元包括：第一輸出轉換子單元以及第二輸出轉換子單元，所述第一輸出轉換子單元以及所述第二輸出轉換子單元分別連接一列存算一體單元；
所述第一輸出轉換子單元的分辨范圍是所述第二輸出轉換子單元的分辨范圍的2n；所述第一輸出轉換子單元的最小分辨區間是所述第二輸出轉換子單元的最小分辨區間的2n。
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