[發(fā)明專利]基于脈沖截斷電路的模擬存算一體結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 202110461164.4
• 申請日: 2021-04-27
• 公開（公告）號: CN113346895B
• 公開（公告）日: 2022-09-02
• 發(fā)明（設(shè)計）人: 張和;康旺;趙巍勝
• 申請（專利權(quán)）人: 北京航空航天大學(xué)
• 主分類號: H03K21/00
• 分類號: H03K21/00
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 單曉雙;葉明川

本發(fā)明提供一種基于脈沖截斷電路的模擬存算一體結(jié)構(gòu)，包括：脈沖截斷電路、與所述脈沖截斷電路連接的存算一體單元陣列以及連接在所述存算一體單元陣列的輸出端的輸出轉(zhuǎn)換電路；所述脈沖截斷電路的輸入端用于接收數(shù)字輸入信號，根據(jù)數(shù)字輸入信號的高低比特位按照不同的持續(xù)周期對脈沖序列進(jìn)行截取，實現(xiàn)數(shù)字輸入信號到脈沖個數(shù)的轉(zhuǎn)換；其中，所述脈沖截斷電路進(jìn)行脈沖截取時的數(shù)字輸入信號的持續(xù)周期按照數(shù)字輸入信號由低比特位到高比特位的順序依次相差2倍。通過采用脈沖截斷電路，減少了電路復(fù)雜度、功耗的開銷。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種基于脈沖截斷電路的模擬存算一體結(jié)構(gòu)。

背景技術(shù)

近年來，為了解決器件尺寸微縮挑戰(zhàn)與馮諾依曼計算架構(gòu)瓶頸，存內(nèi)計算(或者也可稱為存算一體、內(nèi)存計算等)技術(shù)得到人們的廣泛關(guān)注，其基本思想是存儲與計算融合在同一個芯片，從而直接利用存儲器進(jìn)行計算，減少存儲器與處理器之間的數(shù)據(jù)傳輸，降低功耗的同時提高性能。

現(xiàn)有模擬存算一體結(jié)構(gòu)中，存算一體單元陣列的輸入端連接DAC或計數(shù)器或脈沖生成器將模擬量轉(zhuǎn)換為數(shù)字信號輸入存算一體單元陣列中參與運算，但是DAC或計數(shù)器或脈沖生成器的方案都存在電路面積大、精度低的問題。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)中的問題，本發(fā)明提供一種基于脈沖截斷電路的模擬存算一體結(jié)構(gòu)，能夠至少部分地解決現(xiàn)有技術(shù)中存在的問題。

為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：

第一方面，提供一種基于脈沖截斷電路的模擬存算一體結(jié)構(gòu)，包括：脈沖截斷電路、與所述脈沖截斷電路連接的存算一體單元陣列以及連接在所述存算一體單元陣列的輸出端的輸出轉(zhuǎn)換電路；

所述脈沖截斷電路的輸入端用于接收數(shù)字輸入信號，根據(jù)數(shù)字輸入信號的高低比特位按照不同的持續(xù)周期對脈沖序列進(jìn)行截取，實現(xiàn)數(shù)字輸入信號到脈沖個數(shù)的轉(zhuǎn)換；

其中，所述脈沖截斷電路進(jìn)行脈沖截取時的數(shù)字輸入信號的持續(xù)周期按照數(shù)字輸入信號由低比特位到高比特位的順序依次相差2倍。

進(jìn)一步地，所述脈沖截斷電路包括：與門，所述與門的第一輸入端接收脈沖信號，第二輸入端接入數(shù)字輸入信號，輸出端用于輸出截斷后的脈沖信號。

進(jìn)一步地，所述脈沖截斷電路包括：與門、第一反相器以及第二反相器；

所述與門的第一輸入端接收脈沖信號，第二輸入端接入數(shù)字輸入信號，輸出端連接所述第一反相器的輸入端，所述第一反相器的輸出端連接所述第二反相器的輸入端，所述第二反相器的輸出端輸出截斷后的脈沖信號。

進(jìn)一步地，所述脈沖截斷電路包括：與門、或非門、第一反相器以及第二反相器；

所述與門的第一輸入端接收脈沖信號，第二輸入端接入數(shù)字輸入信號，輸出端連接所述或非門的第一輸入端，所述或非門的第二輸入端接入使能信號，所述或非門的輸出端連接所述第一反相器的輸入端，所述第一反相器的輸出端連接所述第二反相器的輸入端，所述第二反相器的輸出端輸出截斷后的脈沖信號。

進(jìn)一步地，所述輸出轉(zhuǎn)換電路為電荷積分計數(shù)式電路。

進(jìn)一步地，存算一體單元采用1T1R存儲單元結(jié)構(gòu)。

進(jìn)一步地，存算一體單元采用8TSRAM存算單元。

進(jìn)一步地，存算一體單元采用基于電荷轉(zhuǎn)移的存算一體單元。