[發明專利]基于FPGA的SV延時可測方法、裝置、系統及存儲介質

有效

• 申請號: 202110460305.0
• 申請日: 2021-04-27
• 公開（公告）號: CN113194008B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 嵇成友;陳守衛;胡川
• 申請（專利權）人: 深圳市源拓光電技術有限公司
• 主分類號: H04L43/0852
• 分類號: H04L43/0852
• 代理公司: 深圳市添源創鑫知識產權代理有限公司 44855
• 代理人: 姜書新

1.一種基于FPGA的SV延時可測方法，其特征在于，包括依次執行以下步驟：

步驟1：上電后FPGA啟動計數器；

步驟2：FPGA接收來自PHY的數據幀，FPGA解析并判斷該數據幀，如果以太網幀類型為0x88BA，則FPGA判定該數據幀為SV數據幀，并執行下一步驟；如果以太網幀類型不是0x88BA，則FPGA判定該數據幀不是SV數據幀，并執行步驟7；

步驟3：FPGA先將步驟2判定的SV數據幀里面的交換延時累加值ART記為t1，此時FPGA計數器的值為t2，FPGA計數器再記錄t2的Bit24值為TH2；

步驟4：比較t2和t1值的大小，如果t2大于t1，則t1借一位，借位標志位CF=1，t1=0x1000000+t1，并將△t的值寫入交換延時累加值ART里面，如果t2不大于t1，借位標志位CF=0；

步驟5：△t=t1-t2；

步驟6：將以太網類型重新編碼，新編碼為0xEEEX，并將編碼后類型寫入SV數據幀的以太網類型里面，重新編碼的SV數據幀為保留類型，交換芯片不做處理；

步驟7： FPGA將數據幀傳送給交換芯片；

步驟8：交換芯片存儲轉發，將數據幀轉發給FPGA；

步驟9：FPGA收到來自交換芯片的數據幀，FPGA解析并判斷該數據幀，如果以太網類型為0xEEEX，記錄計數器的時間為t3，記錄t3的Bit24值為TH3，并且還原出TH2和CF的值，否則執行步驟14；

步驟10：判斷TH2的值是否為1，并且TH3的值為0；如果TH2的值為1，并且TH3的值為0，說明計數器計滿溢出，此時t3=0x1000000+t3，否則執行下一步驟；

步驟11：交換延時累加值的計算，ART=△t+t3；

步驟12：如果借位標志位CF=1，則表示已經有過借位，這時交換延時累加值ART=ART-0x1000000，否則執行下一步驟；

步驟13：FPGA將以太網幀類型0xEEEX還原成0x88BA；

步驟14：FPGA將數據幀轉發給PHY。

2.根據權利要求1所述的SV延時可測方法，其特征在于：在所述步驟1中，上電后FPGA的24位計數器以125M時鐘計數。

3.根據權利要求2所述的SV延時可測方法，其特征在于：在所述步驟1中，所述計數器的周期為8ns。

4.根據權利要求1所述的SV延時可測方法，其特征在于，在所述步驟6中，將以太網類型重新編碼，編碼方式如下：將以太網類型改為0xEEEX，前三位固定為三個E，第四位X則按照下表進行編碼，最后將編碼后的類型寫入SV數據幀的以太網類型里面；

Bit3	Bit2	Bit1	Bit0
保留	保留	TH2	CF

。