[發(fā)明專利]數(shù)字信號傳輸處理裝置及方法

有效

• 申請?zhí)枺?/td>: 202110457942.2
• 申請日: 2021-04-27
• 公開（公告）號: CN113110673B
• 公開（公告）日: 2022-08-05
• 發(fā)明（設(shè)計）人: 劉亮明;王昕宇
• 申請（專利權(quán)）人: 上海奧令科電子科技有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 上海碩力知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31251
• 代理人: 郭桂峰

本發(fā)明提供一種數(shù)字信號傳輸處理裝置及方法，其中該裝置包括：數(shù)字信號模塊，用于輸出數(shù)字信號；處理模塊，用于接收并對所述數(shù)字信號進(jìn)行位處理；低壓差分信號輸出級，用于接收發(fā)送位處理后的所述數(shù)字信號；低壓差分信號輸入級，通過信號線與所述低壓差分信號輸出級耦接，接收位處理后的所述數(shù)字信號；隔離分壓模塊，設(shè)置在所述低壓差分信號輸出級與所述低壓差分信號輸入級之間，與所述信號線耦接，用于隔離所述低壓差分信號輸出級共模電壓與所述低壓差分信號輸入級共模電壓，并產(chǎn)生所述低壓差分信號輸入級共模電壓。

技術(shù)領(lǐng)域

本發(fā)明涉及電路技術(shù)領(lǐng)域，特別是涉及一種數(shù)字信號傳輸處理裝置及方法。

背景技術(shù)

LVDS(Low-Voltage Differential Signaling,低電壓差分信號)是美國國家半導(dǎo)體(National Semiconductor,NS，現(xiàn)TI)于1994年提出的一種信號傳輸模式的電壓標(biāo)準(zhǔn)，它采用極低的電壓擺幅高速差動傳輸數(shù)據(jù)，可以實(shí)現(xiàn)點(diǎn)對點(diǎn)或一點(diǎn)對多點(diǎn)的連接，具有低功耗、低誤碼率、低串?dāng)_和低輻射等優(yōu)點(diǎn)，已經(jīng)被廣泛應(yīng)用于串行高速數(shù)據(jù)通訊場合當(dāng)，如高速背板、電纜和板到板數(shù)據(jù)傳輸與時鐘分配，以及單個PCB內(nèi)的通信鏈路。

LVDS(低壓差分信號)是物理層數(shù)據(jù)接口標(biāo)準(zhǔn)，主要為在平衡阻抗可控的100Ω介質(zhì)上實(shí)現(xiàn)高速、低功耗和低噪聲點(diǎn)對點(diǎn)通信而設(shè)計。

LVDS的發(fā)送器與接收器的基本結(jié)構(gòu)如圖1所示。它使用兩根線(即差分信號線)來傳輸一個信號，并且使用恒流源(Current Source)驅(qū)動，即電流驅(qū)動型(而TTL、CMOS之類電壓標(biāo)準(zhǔn)為電壓驅(qū)動型)。

其中，驅(qū)動器(Driver)中的場效應(yīng)管(也可以采用CMOS、GaAs或其它工藝實(shí)現(xiàn))組成一個全橋開關(guān)電路，用來控制3.5mA恒流源的電流流動方向，接收器(Receiver)的同相與反相端之間并聯(lián)了一個100歐姆的端接電阻，這樣電流經(jīng)過電阻即可產(chǎn)生電壓，再經(jīng)過接收器判斷就形成了高低電壓。

LVDS接口包括兩部分，第一部分是發(fā)送器，如：ADC(模數(shù)轉(zhuǎn)換器件)，的LVDS輸出級，第二部分是接收器，如：FPGA(Field Programmable Gate Array現(xiàn)場可編程門陣列)器件的LVDS的輸入級。傳統(tǒng)的LVDS接口如圖1所示，例如精度是(N+1)位的ADC需要通過(N+1)組的LVDS接口把數(shù)據(jù)從ADC器件傳到FPGA器件。

因為ADC器件和FPGA器件是獨(dú)立器件，該兩種器件的制造工藝和工作電壓都會不同，造成ADC的LVDS輸出共模電壓和FPGA的LVDS輸入共模電壓不一致，導(dǎo)致兩個器件的數(shù)據(jù)接口不匹配，使數(shù)據(jù)無法傳輸。該問題對于ADC器件和FPGA器件的配對選型造成比較大困擾。

在現(xiàn)有技術(shù)中，差分晶振LVPECL、LVDS、CML和HCSL輸出模式的應(yīng)用電路僅適用于各種時鐘應(yīng)用。支持的信號類型是LVPECL(低電壓正發(fā)射極耦合)邏輯)，LVDS(低電壓差分信號)，CML(電流模式邏輯)和HCSL(HighSpeed當(dāng)前指導(dǎo)邏輯)。而時鐘信號的特征是高低連續(xù)變化的信號，因此它可以通過交流耦合電容傳遞過去。但是對于信號特征不是連續(xù)變化的信號，對于一段時間保持穩(wěn)定，一段時間變化的信號，該信號無法零失真的通過交流耦合電容，所以現(xiàn)有技術(shù)的上述電路不適用于上述特征的信號的傳輸。

ADC的輸出信號就是屬于信號特征不是連續(xù)變化的信號，為了解決該問題，本專利在圖2B前面加入了圖4電路，解決了信號非連續(xù)變化的問題。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明實(shí)施例提供一種數(shù)字信號傳輸處理裝置及方法，以期解決ADC器件和FPGA器件之間在沒有匹配的前提下無法傳輸信號的技術(shù)問題。