[發明專利]一種電壓檢測電路

有效

• 申請號: 202110449636.4
• 申請日: 2021-04-25
• 公開（公告）號: CN113376423B
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 王釗
• 申請（專利權）人: 合肥中感微電子有限公司
• 主分類號: G01R19/00
• 分類號: G01R19/00
• 代理公司: 蘇州簡理知識產權代理有限公司 32371
• 代理人: 龐聰雅

1.一種電壓檢測電路，其特征在于，其包括：

帶隙基準電壓產生電路，其用于產生帶隙基準電壓BG，其包括運算放大器OP、雙極型晶體管Q1、雙極型晶體管Q2、雙極型晶體管Q3和雙極型晶體管Q4，第一電流源I1和第二電流源I2，

第一分壓電路，其基于受檢輸入電壓產生第一檢測電壓；

第二分壓電路，其基于所述受檢輸入電壓產生第二檢測電壓；

第一比較器Comp1，其第一輸入端接收所述帶隙基準電壓BG，其第二輸入端接收所述第一檢測電壓；

第二比較器Comp2，其第二輸入端接收所述帶隙基準電壓BG，其第一輸入端接收所述第二檢測電壓，

所述帶隙基準電壓產生電路還包括電阻R1、R2和R3，

第一電流源I1給雙極型晶體管Q1提供電流，

第二電流源I2給雙極型晶體管Q2提供電流，

電阻R1連接于連接節點BG和連接節點A之間，

電阻R2連接于連接節點BG和連接節點E之間，

所述運算放大器OP的第一輸入端與所述連接節點A相連，其第二輸入端與所述連接節點E相連，

電阻R3連接于所述連接節點B和連接節點A之間，所述連接節點B連接至雙極型晶體管Q3，

連接節點E連接至雙極型晶體管Q4；

雙極型晶體管Q1和雙極型晶體管Q3層疊，雙極型晶體管Q2和雙極型晶體管Q4層疊，使得電阻R3上的壓差等于(Vbe2-Vbe1)+(Vbe4-Vbe3)，其中Vbe2為雙極型晶體管Q2的基極-發射極壓差，Vbe1為雙極型晶體管Q1的基極-發射極壓差，Vbe3為雙極型晶體管Q3的基極-發射極壓差，Vbe4為雙極型晶體管Q4的基極-發射極壓差。

2.根據權利要求1所述的電壓檢測電路，其特征在于，

所述帶隙基準電壓產生電路還包括MOS晶體管MP1，

所述MOS晶體管MP1的第一連接端與輸入電壓端VIN相連，其控制端與運算放大器OP的輸出端相連，其第二連接端與連接節點BG相連；所述雙極型晶體管Q3的第一連接端與所述連接節點B相連，其第二連接端接地，其控制端與所述連接節點G相連；所述第一電流源I1的輸入端與所述輸入電壓端VIN相連，其輸出端與所述連接節點G相連；所述雙極型晶體管Q1的第一連接端與所述連接節點G相連，其第二連接端和其控制端均接地；所述雙極型晶體管Q4的第一連接端與連接節點E相連，其第二連接端接地，其控制端與連接節點F相連；所述第二電流源I2的輸入端與所述輸入電壓端VIN相連，其輸出端與所述連接節點F相連；所述雙極型晶體管Q2的第一連接端與所述連接節點F相連，其第二連接端和其控制端均接地，

其中，所述連接節點BG上的電壓為帶隙基準電壓BG。

3.根據權利要求2所述的電壓檢測電路，其特征在于，

所述輸入電壓端VIN的電壓為電芯電壓；

所述輸入電壓端VIN的電壓被稱為受檢輸入電壓，

所述MOS晶體管MP1為PMOS晶體管，所述MOS晶體管MP1的第一連接端、第二連接端和控制端分別為PMOS晶體管的源極、漏極和柵極。

4.根據權利要求2所述的電壓檢測電路，其特征在于，

所述雙極型晶體管Q1、Q2、Q3和Q4為PNP雙極型晶體管，所述雙極型晶體管Q1、Q2、Q3和Q4的第一連接端、第二連接端和控制端分別為所述PNP雙極型晶體管的發射極、集電極和基極；

所述雙極型晶體管Q1的發射極面積大于所述雙極型晶體管Q2的發射極面積，所述雙極型晶體管Q3的發射極面積大于所述雙極型晶體管Q4的發射極面積。