[發(fā)明專利]用于posit運算的加速電路系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202110435028.8
• 申請日: 2021-04-22
• 公開（公告）號: CN113553278A
• 公開（公告）日: 2021-10-26
• 發(fā)明（設(shè)計）人: V·S·拉梅什;P·G·海斯;C·M·卡特勒;A·J·雷斯
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: G06F13/28
• 分類號: G06F13/28;G06F13/40;G06F13/42
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 彭曉文

1.一種用于posit運算的加速電路系統(tǒng)的方法，其包括：

通過駐留于加速電路系統(tǒng)(120、220、520、920、968、1020、1170)上的第一緩沖器(545、546、662、762、862、962、1045、1046、1171、1173、1175)接收(1281)以通用數(shù)字unum或posit格式格式化的第一運算數(shù)；

通過駐留于所述加速電路系統(tǒng)上的第二緩沖器(545、546、1045、1046、1171、1173、1175)接收(1282)以所述unum或posit格式格式化的第二運算數(shù)；

使用駐留于所述加速電路系統(tǒng)上的處理電路系統(tǒng)(222、223、548、665、765、766、865、866、965、966、1076、1170)使用所述第一運算數(shù)和所述第二運算數(shù)來執(zhí)行(1283)算術(shù)運算、邏輯運算或兩者；以及

通過駐留于所述加速電路系統(tǒng)上的第三緩沖器(547、1047、1177)傳輸(1284)所述算術(shù)運算、所述邏輯運算或兩者的結(jié)果。

2.根據(jù)權(quán)利要求1所述的方法，其進一步包括從在所述加速電路系統(tǒng)(120、220、520、920、968、1020、1170)外部的主存儲器(130、230、530)檢索所述第一運算數(shù)、所述第二運算數(shù)或兩者。

3.根據(jù)權(quán)利要求1到2中任一權(quán)利要求所述的方法，其進一步包括經(jīng)由可耦合到所述加速電路系統(tǒng)(120、220、520、920、968、1020、1170)的直接存儲器存取DMA控制器(542、1171、1173、1175)檢索所述第一運算數(shù)、所述第二運算數(shù)或兩者。

4.一種用于posit運算的加速電路系統(tǒng)的設(shè)備，其包括：

直接存儲器存取DMA控制器(542、1171、1173、1175)；

第一緩沖器(545、546、662、762、862、962、1045、1046、1171、1173、1175)，其可耦合到所述DMA控制器且經(jīng)配置以存儲以通用數(shù)字unum或posit格式格式化的第一運算數(shù)；

第二緩沖器(545、546、662、762、862、962、1045、1046、1171、1173、1175)，其可耦合到所述DMA控制器，且經(jīng)配置以存儲以所述unum或posit格式格式化的第二運算數(shù)；

處理電路系統(tǒng)(222、223、548、665、766、866、966、968、1076、1170)，其可耦合到所述第一緩沖器和所述第二緩沖器，其中所述處理電路系統(tǒng)經(jīng)配置以使用所述第一運算數(shù)和所述第二運算數(shù)執(zhí)行算術(shù)運算、邏輯運算或兩者；

第三緩沖器(547、1047、1177)，其可耦合到所述DMA控制器和所述處理電路系統(tǒng)，其中所述第三緩沖器經(jīng)配置以存儲所述算術(shù)運算、所述邏輯運算或兩者的結(jié)果。

5.根據(jù)權(quán)利要求4所述的設(shè)備，其進一步包括存儲器(130、230、530、624、724、824、924、1124)，所述存儲器可耦合到所述DMA控制器(542、1171、1173、1175)且經(jīng)配置以存儲所述第一運算數(shù)、所述第二運算數(shù)中的至少一者和所述結(jié)果。

6.根據(jù)權(quán)利要求5所述的設(shè)備，其進一步包括可耦合到所述存儲器(130、230、530、624、724、824、924、1124)的存儲器控制器(110、550)，

其中所述存儲器包括至少兩個相異存儲器組件，且

其中所述存儲器控制器經(jīng)配置以至少部分地基于從所述設(shè)備接收的信令而從所述存儲器的所述至少兩個相異存儲器組件中的特定一者檢索所述第一運算數(shù)、所述第二運算數(shù)或兩者。

7.根據(jù)權(quán)利要求5所述的設(shè)備，其進一步包括可耦合到所述DMA控制器(542、1171、1173、1175)的處理裝置(554、654、754、854、1154)，其中所述處理裝置經(jīng)配置以：

將主機級指令剖析為機器級指令；以及

將所述機器級指令傳達到所述DMA控制器。