[發明專利]提高超導集成電路工作范圍的方法

在審

• 申請號: 202110426087.9
• 申請日: 2021-04-20
• 公開（公告）號: CN113065301A
• 公開（公告）日: 2021-07-02
• 發明（設計）人: 任潔;許婉寧;應利良;王鎮
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: G06F30/33
• 分類號: G06F30/33
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 施婷婷

本發明提供一種提高超導集成電路工作范圍的方法，包括：基于工作原理確定第一信號與第二信號的時序關系，其中，所述第二信號滯后于所述第一信號，并獲取所述第一信號及所述第二信號的延時偏離范圍；調整所述第一信號及所述第二信號的延時時間，確保所述第二信號的最小延時偏離時間大于所述第一信號的標準延時時間。本發明針對不確定度較大的超導工藝，能在較大程度上有效地提高集成電路的工作范圍。

技術領域

本發明涉及超導大規模集成電路設計領域，特別是涉及一種提高超導集成電路工作范圍的方法。

背景技術

超導SFQ電路，是包含有RSFQ、LV-RSFQ、ERSFQ、RQL、AQFP等利用超導環中有無Single Flux Quantum(SFQ)單磁通量子的存儲來代表0/1信號的數字電路，由于其速度和功耗等性能指標都遠遠優于半導體CMOS電路：其頻率可高達幾百GHz，目前已實現的具有邏輯功能的SFQ數字電路最高頻率達到770GHz；其工作功耗低，實現0/1狀態轉換所需能量僅為10^-20J(單個約瑟夫森結觸發所需能量)，所以國際上有多個科研機構陸續開展了應用SFQ電路實現大規模集成電路的研究，隨著近些年的發展，超導電路的規模也越來越大，截止到2016年，能實現正常工作的最大規模的超導集成電路集成的結的數目已達到106個。超導電路中的約瑟夫森結類似于半導體電路中的晶體管，是構成電路的最小單元。

隨著超導電路的規模越大，工藝偏差對電路的影響就越大。工藝偏差主要是由于套刻誤差，刻蝕精度影響，以及臺階的覆蓋問題導致電感、結的面積、臨界電流密度、電阻等電路參數發生偏移，偏離了設計值。這些工藝偏差將對電路的延時產生影響，導致信號時序出錯，嚴重時會導致整個電路無法正常工作。

因此，如何克服工藝偏差對信號時序的影響已成為本領域技術人員亟待解決的問題之一。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種提高超導集成電路工作范圍的方法，用于解決現有技術中工藝偏差對信號時序產生影響的問題。

為實現上述目的及其他相關目的，本發明提供一種提高超導集成電路工作范圍的方法，所述提高超導集成電路工作范圍的方法至少包括：

基于工作原理確定第一信號與第二信號的時序關系，其中，所述第二信號滯后于所述第一信號，并獲取所述第一信號及所述第二信號的延時偏離范圍；

調整所述第一信號及所述第二信號的延時時間，確保所述第二信號的最小延時偏離時間大于所述第一信號的標準延時時間。

可選地，當所述第一信號及所述第二信號在對應標準延時時間的預設范圍內偏離或朝同一方向偏離時，所述第二信號的最小延時偏離時間小于所述第一信號的最大延時偏離時間，且所述第二信號的標準延時時間大于所述第一信號的最大延時偏離時間。

可選地，當所述第一信號及所述第二信號朝同一方向偏離時，所述第二信號的標準延時時間小于所述第一信號的最大延時偏離時間。

可選地，所述第二信號的最小延時偏離時間大于所述第一信號的最大延時偏離時間。

更可選地，調整延時時間的方法包括調整延時路徑的長度或路徑上的器件。

更可選地，基于偏置電流允許的偏差范圍確定所述第一信號及所述第二信號的延時偏離范圍。

更可選地，所述第一信號及所述第二信號為時鐘信號、數據信號及清零信號中的兩個。

如上所述，本發明的提高超導集成電路工作范圍的方法，具有以下有益效果：