[發明專利]半導體元件及其制作方法

有效

• 申請號: 202110417853.5
• 申請日: 2014-08-04
• 公開（公告）號: CN113284892B
• 公開（公告）日: 2023-08-15
• 發明（設計）人: 洪慶文;吳家榮;張宗宏;林靜齡;李怡慧;黃志森;陳意維;林俊賢
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/78;H01L29/45;H01L21/8234;H01L21/336;H01L21/285
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件及其制作方法，其中該半導體元件主要包含鰭狀結構設于基底上、淺溝隔離環繞該鰭狀結構、第一金屬柵極設于鰭狀結構上、第二金屬柵極設于第一金屬柵極一側的鰭狀結構邊緣以及淺溝隔離上、第三金屬柵極設于第一金屬柵極另一側的鰭狀結構邊緣以及淺溝隔離上、源極/漏極區域設于第一金屬柵極兩側的基底中、層間介電層設于基底上并圍繞第一金屬柵極、第二金屬柵極以及第三金屬柵極、多個接觸插塞電連接源極/漏極區域以及金屬硅化物設于該多個接觸插塞及源極/漏極區域之間。

本申請是中國發明專利申請(申請號：201410379206.X，申請日：2014年08月04日，發明名稱：制作半導體元件的方法)的分案申請。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種于形成接觸洞后以兩次熱處理制作工藝形成金屬硅化物的方法。

背景技術

在半導體集成電路的制作工藝中，金屬氧化物半導體(metal-oxide-semiconductor,MOS)晶體管是一種極重要的電子元件，而隨著半導體元件的尺寸越來越小，MOS晶體管的制作工藝步驟也有許多的改進，以制造出體積小而高品質的MOS晶體管。

現有的MOS晶體管制作工藝是在半導體基底上形成柵極結構之后，再于柵極結構相對兩側的基底中形成輕摻雜漏極結構(lightly?doped?drain,LDD)。接著于柵極結構側邊形成間隙壁(spacer)，并以此柵極結構及間隙壁作為掩模，再進行離子注入步驟，以于半導體基底中形成源極/漏極區域。而為了要將晶體管的柵極與源極/漏極區域適當電連接于電路中，因此需要形成接觸插塞(contact?plug)來進行導通。通常接觸插塞的材質為鎢(W)、鋁、銅等金屬導體，然其與柵極結構、源極/漏極區域等多晶或單晶硅等材質之間的直接導通并不理想；因此為了改善金屬插塞與柵極結構、源極/漏極區之間的歐米接觸(Ohmicontact)，通常會在柵極結構與源極/漏極區域的表面再形成一金屬硅化物(silicide)。

然而，現階段的金屬硅化物制作工藝仍有許多待改進的缺點，因此如何改良現行制作工藝以提升MOS晶體管的效能即為現今一重要課題。

發明內容

本發明一實施例揭露一種半導體元件，其主要包含鰭狀結構設于基底上、淺溝隔離環繞該鰭狀結構、第一金屬柵極設于鰭狀結構上、第二金屬柵極設于第一金屬柵極一側的鰭狀結構邊緣以及淺溝隔離上、第三金屬柵極設于第一金屬柵極另一側的鰭狀結構邊緣以及淺溝隔離上、接觸洞蝕刻停止層環繞第一金屬柵極、第二金屬柵極以及第三金屬柵極、源極/漏極區域設于第一金屬柵極兩側的基底中、層間介電層設于基底上并圍繞第一金屬柵極、第二金屬柵極以及第三金屬柵極、多個接觸插塞電連接源極/漏極區域以及金屬硅化物設于該多個接觸插塞及源極/漏極區域之間。其中該多個接觸插塞包含第一金屬層與第二金屬層，該第一金屬層環繞該第二金屬層，金屬硅化物包含一C54相位的結構，金屬硅化物直接接觸第二金屬層，接觸洞蝕刻停止層位于金屬硅化物上，且接觸插塞的寬度與兩接觸洞蝕刻停止層的寬度之和等于金屬硅化物的寬度。

本發明另一實施例揭露一種半導體元件，其主要包含第一金屬柵極與第二金屬柵極設于基底上、接觸洞蝕刻停止層環繞第一金屬柵極與第二金屬柵極、源極/漏極區域設于鄰近第一金屬柵極的基底中、層間介電層設于基底上并環繞第一金屬柵極與第二金屬柵極、多個第一接觸插塞電連接源極/漏極區域、第二接觸插塞電連接第二金屬柵極以及金屬硅化物設于第一接觸插塞及源極/漏極區域之間。其中該多個第一接觸插塞包含第一金屬層與第二金屬層，該多個第一接觸插塞的第一金屬層僅設于第二金屬層的兩側壁，第二接觸插塞也包含該第一金屬層與該第二金屬層，第二接觸插塞的第一金屬層完整接觸第二金屬層的兩側壁與底表面，且金屬硅化物直接接觸第一接觸插塞的第一金屬層與第二金屬層。

附圖說明

圖1至圖8為本發明優選實施例制作一半導體元件的方法示意圖。

主要元件符號說明

12?基底