[發(fā)明專(zhuān)利]通道數(shù)可擴(kuò)展的中頻信號(hào)采集電路、關(guān)鍵模塊與采集方法

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• 申請(qǐng)?zhí)枺?/td>: 202110413041.3
• 申請(qǐng)日: 2021-04-16
• 公開(kāi)（公告）號(hào): CN113098521A
• 公開(kāi)（公告）日: 2021-07-09
• 發(fā)明（設(shè)計(jì)）人: 童子權(quán);胡睿辰;任麗軍;楊茹;郎春煜;劉卓
• 申請(qǐng)（專(zhuān)利權(quán)）人: 哈爾濱理工大學(xué)
• 主分類(lèi)號(hào): H03M1/12
• 分類(lèi)號(hào): H03M1/12
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

1.通道數(shù)可擴(kuò)展的中頻信號(hào)采集電路，其特征在于，包括模塊識(shí)別單元、公用資源單元、模塊組態(tài)單元和采集數(shù)據(jù)與傳輸單元；

所述模塊識(shí)別單元由1片4位數(shù)據(jù)比較器74HC85、1個(gè)4位撥碼開(kāi)關(guān)和2或3個(gè)移位寄存器74HC595組成；撥碼開(kāi)關(guān)為每一塊ADC模塊板設(shè)置物理地址，當(dāng)ADC模塊板接入MCU模塊板時(shí)通過(guò)軟件尋址實(shí)現(xiàn)對(duì)接入ADC模塊板的識(shí)別功能；撥碼開(kāi)關(guān)SX1的1腳定義為COD0經(jīng)電阻RX11接+3.3V，COD0接UX3的輸入引腳10腳；撥碼開(kāi)關(guān)SX1的2腳定義為COD1經(jīng)電阻RX12接+3.3V，COD1接UX3的輸入引腳12腳；撥碼開(kāi)關(guān)SX1的3腳定義為COD2經(jīng)電阻RX13接+3.3V，COD2接UX3的輸入引腳13腳，SX1的4腳、5腳和6腳都接地實(shí)現(xiàn)對(duì)ADC模塊板的編碼功能；微處理器的IO口PE5通過(guò)連接器CN2經(jīng)RX22連接UX3的輸入腳9腳定義為RGA0；PE4通過(guò)連接器CN2經(jīng)RX23連接UX3的輸入腳11腳定義為RGA1；PE3通過(guò)連接器CN2經(jīng)RX31連接UX3的輸入腳14腳定義為RGA2；PE6通過(guò)連接器CN2經(jīng)RX29連接UX8的輸入腳13腳，UX8導(dǎo)通通過(guò)7腳輸出定義為RGEN連接UX3的1腳；UX3的15腳、2腳與4腳接地，UX3的3腳接+3.3V；UX3輸出引腳6腳定義為RGLD經(jīng)RX24和發(fā)光二極管陽(yáng)極相連，發(fā)光二接管陰極接地；UX3的6腳RGLD作為移位寄存器的鎖存時(shí)鐘與UX5和UX6的12腳相連接；

所述公用資源單元包含2片晶振8.192M和25M、1片基準(zhǔn)電壓源ADR4525、1片DCDC轉(zhuǎn)換器、1片線性穩(wěn)壓器7805；通過(guò)雙插孔DC輸入電壓產(chǎn)生24V電壓與12V電壓，24V電壓接入DCDC芯片的1腳與2腳，DCDC芯片7腳與8腳輸出+3.3V電壓；DCDC的3腳、4腳、5腳和6腳接地，24V經(jīng)過(guò)電容C50與C51并聯(lián)接地，+3.3V經(jīng)E2與R40并聯(lián)接地；12V通過(guò)0.4A保險(xiǎn)絲接入V1的1腳，V1的1腳經(jīng)E6接地，V1的3腳輸出+5V，2腳與地相連，+5V經(jīng)并聯(lián)電容C52與C53接地；+5V電壓與基準(zhǔn)電壓源U4的2腳連接，U4的6腳輸出基準(zhǔn)電壓VREF經(jīng)連接器傳輸給ADC模塊板為ADC芯片提供外部基準(zhǔn)；接入U(xiǎn)4的2腳的+5V經(jīng)并聯(lián)電容C3與C42接地，VREF經(jīng)并聯(lián)電容E1與C4接地；晶振X1為各塊ADC模塊板的ADC芯片提供時(shí)鐘，晶振X1的2腳接地4腳接數(shù)字電源+3.3V，X1的3腳接上拉電阻R4輸出時(shí)鐘信號(hào)定義為FSYS為各ADC模塊板的ADC芯片提供時(shí)鐘；晶振X2為單片機(jī)STM32H7x3IIT提供時(shí)鐘，X2的1腳輸出定義為OSCIN與微處理器U1B的29腳PH0-OSC_IN相連，X2的3腳輸出定義為OSCOUT與微處理器U1B的30腳PH1-OSC_OUT相連，OSCIN與OSCOUT之間串聯(lián)電阻R7，X2的1腳經(jīng)過(guò)電容C2與X2的2腳連接之后接地，X2的3腳經(jīng)過(guò)電容C5與X2的4腳連接之后接地；MCU模塊板中微處理器為ADC模塊板提供的傳輸數(shù)據(jù)線ADDO、ADRDY、ADCS、ADCK、ADRST、ADDI、RGEN、RGA0、RGA1、RGA2，X1提供的時(shí)鐘信號(hào)線FSYS均通過(guò)連接器CN2傳輸給各ADC模塊板；MCU模塊板中微處理器提供的BK1_IO0、BK1_IO1、BK1_IO2、BK1_IO3、BK2_IO0、BK2_IO1、BK2_IO2、BK2_IO3接上拉電阻通過(guò)連接器CN1與ADC模塊板連接；MCU模塊板上的基準(zhǔn)電壓VREF、+3.3V、+5V、DC24V通過(guò)連接器與ADC模塊板連接；通過(guò)上述連接MCU模塊板給各個(gè)ADC板提供資源包括時(shí)鐘、基準(zhǔn)、觸發(fā)、總線以實(shí)現(xiàn)數(shù)據(jù)采集傳輸?shù)耐剑?/p>

所述模塊組態(tài)單元由1片3組二選一開(kāi)關(guān)74HC4053、1片八選一開(kāi)關(guān)74HC4051、2或3片74HC595構(gòu)成；對(duì)模塊組態(tài)與ADC芯片的控制指令由微處理器U1C的134腳PI3輸出通過(guò)電阻RX20與UX8的14腳連接，UX8的6腳輸出定義為ADDI與ADC芯片的20腳DIN相連，同時(shí)與UX5的輸入引腳14腳連接；UX5的并行輸出引腳15腳輸出SET0、1腳輸出SET1、2腳輸出SET2、3腳輸出SET3、4腳輸出SET4、5腳輸出SET5、6腳輸出SET6、7腳輸出SET7；UX5串行輸出引腳9腳級(jí)聯(lián)另一個(gè)串行移位寄存器UX6的14腳，UX6并行輸出信號(hào)控制調(diào)理電路的開(kāi)關(guān)；MCU模塊板提供的時(shí)鐘信號(hào)經(jīng)電阻RX18與UX8的16腳連接，導(dǎo)通后UX8的4腳輸出定義為ADCK與ADC芯片的22腳SCLK連接，同時(shí)ADCK連接UX5與UX6的11腳時(shí)鐘輸入引腳；UX5與UX6的12腳鎖存時(shí)鐘輸入引腳連接UX3的6腳RGLD，UX5與UX6的13腳/OE引腳接地使其一直處于低電平有效狀態(tài)，10腳/MR主復(fù)位引腳接+3.3V電壓使其一直處于高電平；當(dāng)單塊ADC模塊板為8通道時(shí)則需要采用3個(gè)串行移位寄存器連接方式和上述內(nèi)容相同，第三個(gè)移位寄存器也為模擬調(diào)理電路部分提供電源開(kāi)關(guān)；

UX5并行輸出的SET0連接UX1的11腳A端；SET1連接UX1的10腳B端；SET2連接UX1的9腳C端；SET3連接UX1的6腳INH端；UX1的13腳、14腳、15腳、12腳、1腳、5腳、2腳、4腳分別定義為ADDO0、ADDO1、ADDO2、ADDO3、ADDO4、ADDO5、ADDO6、ADDO7接上拉電阻通過(guò)連接器與MCU模塊板的微處理器連接，UX1的3腳與ADC芯片的21腳連接定義為XDDO；XDDO也接入U(xiǎn)X7的13腳X1端，UX7的14腳定義為ADDO通過(guò)連接器與微處理器U1C的133腳PI2連接，UX5的3腳SET3與UX7的控制引腳11腳相連控UX7的X端導(dǎo)通；ADC芯片19腳定義為DBOK接入U(xiǎn)X7的1腳Y1端，UX7的15腳定義為DRDY通過(guò)連接器與微處理器U1A的40腳PA0連接，UX5的4腳SET4與UX7的控制引腳10腳相連控UX7的Y端導(dǎo)通；MCU模塊提供的片選信號(hào)通過(guò)電阻RX17與UX8的17腳連接，導(dǎo)通后UX8的3腳輸出定義為ADCS與UX7的3腳Z1端連接，UX7的5腳Z0端接+3.3V，UX7的4腳定義為ADEN與ADC芯片的23腳連接，UX5的5腳SET5與UX7的控制引腳9腳相連控制UX7的Z端導(dǎo)通；UX7的6腳、7腳、8腳接地，16腳接+3.3V電壓源；

所述采集數(shù)據(jù)與傳輸單元由微處理器STM32H7x3IIT、模數(shù)轉(zhuǎn)換芯片ADS131A04或ADS131M08構(gòu)成；ADC芯片UX4其數(shù)字部分供電電壓為3.3V，模擬部分工作電壓為5V；當(dāng)UX4選用4通道時(shí)，采集輸入信號(hào)OUTA±、OUTB±、OUTC±、OUTD±分別與ADC芯片的AIN連接，UX4的30腳M0通過(guò)RX7連接+3.3V電壓實(shí)現(xiàn)置高，31腳M1與32腳M2都與地直接連接實(shí)現(xiàn)置低，當(dāng)UX4選用8通道時(shí)，對(duì)于信號(hào)輸入部分OUTA±、OUTB±、OUTC±、OUTD±、OUTE±、OUTF±、OUTG±、OUTH±分別與ADC芯片的AIN連接，無(wú)模式選擇引腳；除上述差異外UX4的4通道與8通道連接電路相同，UX4的12腳通過(guò)濾波電容CX7接地，13腳直接與地相連；UX4的14腳緩沖外部基準(zhǔn)連接經(jīng)電阻RX6連接VREF，基準(zhǔn)電壓VREF對(duì)地并聯(lián)CX3與EX2，28腳CAP通過(guò)電容CX6接地；UX4的19腳DRDY_N端定義的DBOK連接UX7的1腳；微處理器U1B的PC13通過(guò)連接器經(jīng)電阻RX19與UX8的15腳連接，5腳輸出定義為ADRST與UX4的17腳連接；UX4的23腳CS_N端定義的ADEN連接UX7的4腳，微處理器U1C的PI0腳連接連接器CN2的4腳，U1B的110腳PG6引腳定義為BK1_NCS通過(guò)電阻R43也連接CN2的4腳，連接器CN2的4腳經(jīng)過(guò)電阻RX17連接UX8的17腳，UX8的3腳輸出連接UX7的3腳定義為ADCS，控制UX7的9腳就能夠控制ADCS與ADEN導(dǎo)通；微處理器U1C的134腳PI3輸出通過(guò)電阻RX20與UX8的14腳連接，UX8的6腳輸出定義為ADDI與ADC芯片的20腳DIN相連；微處理器U1C的131腳PI1定義的ADCK連接到連接器CN2的5腳，微處理器U1B的28腳PF10引腳定義為QSPI_CLK，QSPI_CLK通過(guò)電阻R44也連接至連接器CN2的5腳ADCK，CN2的5腳經(jīng)電阻RX18與UX8的16腳連接，UX84腳輸出ADCK與UX4的22腳SCLK連接定義為ADCK；UX4的21腳DOUT端定義的XDDO連接UX7的13腳與UX1的3腳，PF9定義的BK1_IO3接上拉電阻后通過(guò)連接器CN1與UX1的ADDO3連接、PF8定義的BK1_IO2接上拉電阻后通過(guò)連接器CN1與UX1的ADDO2連接、PF7定義的BK1_IO1接上拉電阻后通過(guò)連接器CN1與UX1的ADDO1連接、PF6定義的BK1_IO0接上拉電阻后通過(guò)連接器CN1與UX1的ADDO0連接、PG9定義的BK2_IO3接上拉電阻后通過(guò)連接器CN1與UX1的ADDO7連接、PG14定義的BK2_IO2接上拉電阻后通過(guò)連接器CN1與UX1的ADDO6連接、PH3定義的BK2_IO1接上拉電阻后通過(guò)連接器CN1與UX1的ADDO5連接、PH2定義的BK2_IO0接上拉電阻后通過(guò)連接器CN1與UX1的ADDO4連接，實(shí)現(xiàn)雙QSPI的數(shù)據(jù)線接入的選擇。