[發明專利]一種基于混合參考模型的多核處理器功能驗證平臺及方法

在審

• 申請號: 202110410190.4
• 申請日: 2021-04-16
• 公開（公告）號: CN113076709A
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 虞致國;李青青;顧曉峰
• 申請（專利權）人: 江南大學
• 主分類號: G06F30/3308
• 分類號: G06F30/3308;G06F115/10
• 代理公司: 哈爾濱市陽光惠遠知識產權代理有限公司 23211
• 代理人: 仇鈺瑩

1.一種用于多核處理器功能驗證平臺中的混合參考模型，其特征在于，所述混合參考模型由指令集模擬器和SystemVerilog模型構成；所述指令集模擬器為功能精準級模型，用于驗證多核處理器中每條指令是否被正確執行；SystemVerilog模型為功能和時序精準級的混合模型，用于驗證多核處理器執行的訪存指令以及Cache一致性操作過程是否正確。

2.根據權利要求1所述的混合參考模型，其特征在于，所述SystemVerilog模型包括Cache一致性協議的控制邏輯、一個Cache狀態歷史表和一個訪存請求隊列。

3.一種基于混合參考模型的多核處理器功能驗證平臺，其特征在于，所述平臺包括一個待測的多核處理器系統DUT，一個測試激勵生成器、一個混合參考模型、以及基于SystemVerilog語言的監測模塊和記分板；所述混合參考模型為權利要求1或2所述的混合參考模型。

4.根據權利要求3所述的驗證平臺，其特征在于，所述監測模塊用于監測DUT和混合參考模型中的指令集模擬器每執行完一條指令后寄存器組的數值、監測DUT和所述SystemVerilog模型的Cache一致性協議操作流程中產生的狀態轉換和時序關系，以及控制所述指令集模擬器和SystemVerilog模型的協同工作。

5.根據權利要求4所述的驗證平臺，其特征在于，所述待測的多核處理器系統DUT包括基于RISC-V、ARM、ALPHA、Power和MIPS指令集架構的多核處理器系統。

6.一種基于混合參考模型的多核處理器功能驗證方法，其特征在于，所述方法應用于權利要求3-5任一所述的一種基于混合參考模型的多核處理器功能驗證平臺實現，所述方法包括：

步驟1、將測試激勵分別加載至DUT和混合參考模型；

步驟2、監測模塊開始監測并記錄DUT和混合參考模型的程序執行情況；

步驟3、待測試激勵被執行完畢，輸出仿真log文件；

步驟4、記分板比較DUT和混合參考模型的仿真log文件，判斷多核處理器或者混合參考模型功能是否正確，并輸出覆蓋率報告；

步驟5、若DUT和混合參考模型的仿真log文件不一致，檢查多核處理器和混合參考模型，并改進多核處理器或混合參考模型。

7.根據權利要求6所述的方法，其特征在于，所述基于混合參考模型的多核處理器功能驗證平臺中的混合參考模型的SystemVerilog模型包括Cache一致性協議的控制邏輯、一個Cache狀態歷史表和一個訪存請求隊列。

8.根據權利要求7所述的方法，其特征在于，所述步驟2監測模塊開始監測并記錄DUT和混合參考模型的程序執行情況，包括：

步驟2.1，所述監測模塊開始監測DUT和所述指令集模擬器的指令執行情況，當所述指令集模擬器中某一核的私有Cache發生訪存請求缺失或主動驅逐時，所述監測模塊將該訪存請求傳輸至所述SystemVerilog模型中處理，所述指令集模擬器記錄當前訪存地址并繼續運行測試程序，直到遇到與當前訪存地址相關的指令便停下等待所述SystemVerilog模型的響應；同時，所述SystemVerilog模型依據該請求類型以及Cache狀態歷史表，經內部的Cache一致性協議的控制邏輯，向所述指令集模擬器和所述監測模塊反饋Cache狀態轉換結果以及相應數據。

9.根據權利要求8所述的方法，其特征在于，所述步驟2還包括：

步驟2.2，當所述指令集模擬器中多個核同時對同一內存地址發起訪存請求時，所述監測模塊與所述指令集模擬器的操作同步驟2.1，所述SystemVerilog模型依據DUT的仲裁機制將多個訪存請求按照順序輸入所述訪存請求隊列，所述SystemVerilog模型的控制邏輯以流水線的形式處理所述訪存請求隊列中的訪存請求，并依次將Cache狀態轉換結果以及相應數據反饋給所述指令集模擬器和所述監測模塊，此外，監測模塊還記錄DUT和所述混合參考模型中發起多個訪存請求的核以及每個核的訪存請求執行完成時間。

10.根據權利要求9所述的方法，其特征在于，所述步驟4包括：

所述記分板通過比較DUT和所述指令集模擬器每執行完一條指令后寄存器組的數值是否一致，進而判定DUT的流水線功能是否正確；所述記分板通過比較DUT和所述SystemVerilog模型對訪存請求完成后的Cache狀態轉換結果以及相應數據是否一致，進而判定DUT中Cache一致性協議管理模塊協議轉換功能是否正確；所述記分板通過比較DUT和所述SystemVerilog模型對多核同時請求訪存同一內存地址時每個核的訪存請求執行完成順序是否一致，進而判定DUT中Cache一致性協議管理模塊的時序是否正確。