[發(fā)明專利]數據傳輸電路、方法及存儲裝置

在審

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• 申請日: 2021-04-13
• 公開（公告）號: CN115206361A
• 公開（公告）日: 2022-10-18
• 發(fā)明（設計）人: 張良
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C5/14;G11C29/42
• 代理公司: 華進聯(lián)合專利商標代理有限公司 44224
• 代理人: 楊明莉

1.一種數據傳輸電路，其特征在于，包括：

編碼模塊，用于根據第一數據線上的第一數據生成校驗碼數據；

比較模塊，用于接收第一數據線上的第一數據和第二數據線上的第二數據，用于將所述第一數據和所述第二數據進行比較，以輸出所述第一數據與所述第二數據不相同的位數是否超過預設閾值的比較結果，其中，所述第一數據與所述第二數據具有相同的預設位寬；

緩沖模塊，與所述第一數據線、所述比較模塊、所述編碼模塊及所述第二數據線均電連接，用于在所述比較結果超過預設閾值的情況下，將所述第一數據的相反數據傳輸至所述第二數據線，并在所述比較結果未超過所述預設閾值的情況下，將所述第一數據傳輸至所述第二數據線；所述緩沖模塊還用于將所述校驗碼數據傳輸至所述第二數據線；

第一讀寫轉換單元，與所述第二數據線和第三數據線均電連接，用于在所述比較結果超過預設閾值的情況下，將傳輸至所述第二數據線上的所述第一數據的相反數據取反后再傳輸至所述第三數據線，并在所述比較結果未超過所述預設閾值的情況下，將傳輸至所述第二數據線上的所述第一數據傳輸至所述第三數據線；

第二讀寫轉換單元，與所述第二數據線和所述第三數據線均電連接，用于將所述第二數據線上的所述校驗碼數據傳輸至所述第三數據線；

其中，所述緩沖模塊與所述第一讀寫轉換單元之間的傳輸路徑具有第一長度，所述緩沖模塊與所述第二讀寫轉換單元之間的傳輸路徑具有第二長度，所述第一長度不小于所述第二長度。

2.根據權利要求1所述的數據傳輸電路，其特征在于，所述緩沖模塊包括數據轉換模塊及數據總線緩沖模塊；

所述數據轉換模塊與所述第一數據線、所述比較模塊及所述數據總線緩沖模塊均電連接，用于在所述比較結果超過預設閾值的情況下，將所述第一數據的相反數據傳輸至所述數據總線緩沖模塊，并在所述比較結果未超過所述預設閾值的情況下，將所述第一數據傳輸至所述數據總線緩沖模塊；

所述數據總線緩沖模塊與所述編碼模塊、所述數據轉換模塊、所述比較模塊及所述第二數據線均電連接，用于根據所述比較結果生成數據極性標識信號，以及還用于將所述第一數據或所述第一數據的相反數據傳輸至所述第二數據線。

3.根據權利要求2所述的數據傳輸電路，其特征在于，所述預設閾值為所述預設位寬的一半；所述比較模塊包括：

比較單元，用于對所述第一數據線上的第一數據和所述第二數據線上的第二數據進行逐位比較，并輸出每一位的比較狀態(tài)數據；

狀態(tài)識別單元，電連接所述比較單元及所述數據轉換模塊，用于對每一位的比較狀態(tài)數據進行統(tǒng)計，并根據統(tǒng)計結果生成所述比較結果。

4.根據權利要求3所述的數據傳輸電路，其特征在于，所述數據轉換模塊包括：

第一傳輸單元，電連接所述第一數據線、所述數據總線緩沖模塊，以及通過第一反相單元與所述狀態(tài)識別單元的輸出端電連接，用于在所述比較結果未超過所述預設閾值的情況下，將所述第一數據線上的第一數據傳輸至所述數據總線緩沖模塊；

第二傳輸單元，電連接所述數據總線緩沖模塊、所述狀態(tài)識別單元的輸出端，以及通過第二反相單元與所述第一數據線電連接，用于在所述比較結果超過所述預設閾值的情況下，將所述第一數據的相反數據傳輸至所述數據總線緩沖模塊。

5.根據權利要求2-4任一項所述的數據傳輸電路，其特征在于，所述第一讀寫轉換單元包括：

讀寫轉換電路，與所述第二數據線和所述第三數據線均電連接，用于在所述比較結果超過預設閾值的情況下，將傳輸至所述第二數據線的所述第一數據的相反數據取反后再傳輸至所述第三數據線，并在所述比較結果未超過所述預設閾值的情況下，將傳輸至所述第二數據線的所述第一數據傳輸至所述第三數據線。